用于制造半導(dǎo)體器件的方法
【專利摘要】本發(fā)明的各個(gè)實(shí)施例涉及用于制造半導(dǎo)體器件的方法。對(duì)具有分離柵極型MONOS存儲(chǔ)器的半導(dǎo)體器件的可靠性做出了改進(jìn)。形成覆蓋控制柵極電極的ONO膜和虛設(shè)存儲(chǔ)器電極柵極，并且然后跨虛設(shè)存儲(chǔ)器電極柵極形成在所制造的存儲(chǔ)器的源極區(qū)域側(cè)的擴(kuò)散區(qū)域。隨后，去除虛設(shè)存儲(chǔ)器柵極電極，并且然后形成存儲(chǔ)器柵極電極，該存儲(chǔ)器柵極電極的柵極長度小于虛設(shè)存儲(chǔ)器電極柵極。之后，形成在存儲(chǔ)器的源極區(qū)域側(cè)的延伸區(qū)域。
【專利說明】用于制造半導(dǎo)體器件的方法
[0001]相關(guān)申請(qǐng)的交叉引用
[0002]2015年3月30日提交的日本專利申請(qǐng)2015-070432號(hào)的公開，包括說明書、附圖和摘要，以引用的方式全部并入本文。
技術(shù)領(lǐng)域
[0003]本發(fā)明涉及一種用于制造半導(dǎo)體器件的方法，并且可用于制造例如具有非易失性存儲(chǔ)器的半導(dǎo)體器件。
【背景技術(shù)】
[0004]作為電可寫入/可擦除非易失性半導(dǎo)體存儲(chǔ)單元，EEPROM(電可擦除和可編程只讀存儲(chǔ)器)得到廣泛使用。這種存儲(chǔ)單元是具有由在MISFET的柵極電極下方的氧化物膜或者捕獲絕緣膜圍繞的導(dǎo)電浮置柵極電極的單元，并且是在浮置柵極或者捕獲絕緣膜(電荷保持部分)中的電荷累積狀態(tài)被用作存儲(chǔ)器數(shù)據(jù)的單元，并且該數(shù)據(jù)作為晶體管的閾值被讀出。
[0005]捕獲絕緣膜是在其中可以累積電荷的絕緣膜。其一個(gè)示例是氮化硅膜。通過將電荷注入到這種電荷累積區(qū)域中并且從其放出電荷，來使MISFET的閾值偏移，從而使MISFET充當(dāng)存儲(chǔ)元件。使用了捕獲絕緣膜的非易失性半導(dǎo)體存儲(chǔ)單元的一個(gè)示例，是使用MONOS(金屬氧化物氮化物氧化物半導(dǎo)體)膜的分離柵極型單元。
[0006]專利文件1(日本特開2009-302269號(hào)公報(bào))陳述了:在分離柵極型MONOS存儲(chǔ)器中，形成虛設(shè)ONO(氧化物氮化物氧化物)膜和虛設(shè)存儲(chǔ)器柵極電極，并且之后將離子注入到工件中以形成源極/漏極區(qū)域，并且隨后將存儲(chǔ)器柵極電極和ONO膜重新形成到工件中。
[0007]在用于制造分離柵極型MONOS存儲(chǔ)器的過程中，在跨它們的非晶態(tài)的存儲(chǔ)器柵極電極將離子注入到它們的工件中以形成它們的源極/漏極區(qū)域的擴(kuò)散區(qū)域的情況下，可以導(dǎo)致以下問題:當(dāng)離子注入將雜質(zhì)引入到非晶態(tài)存儲(chǔ)器柵極電極中、并且然后使存儲(chǔ)器柵極電極晶化時(shí)，配置為相應(yīng)存儲(chǔ)器柵極電極的晶粒在這些電極中在形狀上發(fā)生變化，從而使得存儲(chǔ)器單元的性能可能在電極之間不適宜地發(fā)生變化。而且，雜質(zhì)離子跨存儲(chǔ)器柵極電極被注入到單元的ONO膜(該ONO膜包括捕獲絕緣膜)中，從而使得單元在電荷保持性能等性能上劣化。
[0008]為了避免這些問題，已知一種依次執(zhí)行以下步驟的方法:在工件中形成虛設(shè)存儲(chǔ)器柵極電極的步驟;將離子注入到其中以形成擴(kuò)散區(qū)域的步驟;去除虛設(shè)存儲(chǔ)器柵極電極的步驟；以及重新形成存儲(chǔ)器柵極電極和ONTO膜的步驟。
[0009]然而，當(dāng)虛設(shè)存儲(chǔ)器柵極電極和存儲(chǔ)器柵極電極形成為具有基本上相同的柵極長度時(shí)，導(dǎo)致了如下問題:難以形成LDD(輕摻雜漏極)結(jié)構(gòu)，并且進(jìn)一步地，存儲(chǔ)器單元在不操作時(shí)在截止特性上劣化。
[0010]本發(fā)明的其它問題和其它新穎特征將通過對(duì)本說明書和所附附圖的說明而顯而易見。

【發(fā)明內(nèi)容】

[0011 ]本發(fā)明的典型方面的概述簡要如下:
[0012]用于制造半導(dǎo)體器件的本方面的方法是當(dāng)形成分離柵極型MONOS存儲(chǔ)器時(shí)依次執(zhí)行以下步驟的方法:形成存儲(chǔ)器的虛設(shè)存儲(chǔ)器柵極電極和源極區(qū)域側(cè)擴(kuò)散區(qū)域的步驟;去除虛設(shè)存儲(chǔ)器柵極電極的步驟;形成存儲(chǔ)器柵極電極的步驟；以及形成存儲(chǔ)器的源極區(qū)域側(cè)的延伸區(qū)域的步驟。
[0013]根據(jù)本方面，由此產(chǎn)生的半導(dǎo)體器件在可靠性上可以得到改進(jìn)。
【附圖說明】
[0014]圖1是圖示了在本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體器件制造方法中的步驟的截面圖。
[0015]圖2是圖示了在圖1的步驟之后的步驟的截面圖。
[0016]圖3是圖示了在圖2的步驟之后的步驟的截面圖。
[0017]圖4是圖示了在圖3的步驟之后的步驟的截面圖。
[0018]圖5是圖示了在圖4的步驟之后的步驟的截面圖。
[0019]圖6是圖示了在圖5的步驟之后的步驟的截面圖。
[0020]圖7是圖示了在圖6的步驟之后的步驟的截面圖。
[0021 ]圖8是圖示了在圖7的步驟之后的步驟的截面圖。
[0022]圖9是圖示了在圖8的步驟之后的步驟的截面圖。
[0023 ]圖10是圖示了在圖9的步驟之后的步驟的截面圖。
[0024]圖11是圖示了在圖10的步驟之后的步驟的截面圖。
[0025 ]圖12是圖示了在圖11的步驟之后的步驟的截面圖。
[0026]圖13是圖示了在圖12的步驟之后的步驟的截面圖。
[0027]圖14是圖示了在作為比較示例的半導(dǎo)體器件制造方法中的步驟的截面圖。
[0028]圖15是示出了在“寫入”、“擦除”和“讀出”的時(shí)候施加至所選存儲(chǔ)器單元的各個(gè)部分的電壓的條件的不例的表格。
【具體實(shí)施方式】
[0029]在下文中，將參照附圖對(duì)本發(fā)明的一個(gè)實(shí)施例進(jìn)行詳細(xì)描述。在用于描述本實(shí)施例所指的所有附圖中，相同的附圖標(biāo)記表示相同的構(gòu)件。關(guān)于相同的構(gòu)件，將省略與其相關(guān)的詳細(xì)重復(fù)說明。在本實(shí)施例中，關(guān)于彼此等效或者相似的部或者部分，原則上不再進(jìn)行重復(fù)說明，除非另有需要。
[0030]在本實(shí)施例中的半導(dǎo)體器件中的每一個(gè)是具有非易失性存儲(chǔ)器(非易失性存儲(chǔ)元件、閃速存儲(chǔ)器或者非易失性半導(dǎo)體存儲(chǔ)單元)的半導(dǎo)體器件。此處描述的非易失性存儲(chǔ)器是分離柵極型MONOS存儲(chǔ)器(在下文中僅稱為MONOS存儲(chǔ)器)。將關(guān)于非易失性存儲(chǔ)器是基本上為η溝道型MISFET(金屬絕緣體半導(dǎo)體場效應(yīng)晶體管)的存儲(chǔ)器單元的情況，來描述本實(shí)施例。
[0031]在本實(shí)施例中，(在寫入、擦除和讀出數(shù)據(jù)的時(shí)候所施加的電壓和載流子的導(dǎo)電類型的)極性，是用于描述基本上作為η溝道型MISFET的存儲(chǔ)器單元的動(dòng)作的極性。當(dāng)非易失性存儲(chǔ)器是基本上作為P溝道型MISFET的存儲(chǔ)器單元時(shí)，在原則上可以通過反轉(zhuǎn)所施加的電壓的、載流子的導(dǎo)電類型的、和彼此相關(guān)的任何其它因素的相應(yīng)極性，來獲得相同的動(dòng)作。
[0032]在本發(fā)明中所提及的掩膜表示用于保護(hù)對(duì)象物體中的一個(gè)或者多個(gè)不被蝕刻的保護(hù)膜(蝕刻掩膜)、或者用于保護(hù)對(duì)象物體中的一個(gè)或者多個(gè)不經(jīng)受離子注入的保護(hù)膜(離子注入阻擋掩膜)。
[0033]〈關(guān)于用于制造半導(dǎo)體器件的方法〉
[0034]參照?qǐng)D1至圖13，將對(duì)用于制造半導(dǎo)體器件的本實(shí)施例的方法進(jìn)行說明。
[0035]圖1至圖13中的每一個(gè)是在根據(jù)本實(shí)施例的方法的半導(dǎo)體器件制造過程中的步驟的截面圖。此處將對(duì)形成η溝道型MISFET(控制晶體管和存儲(chǔ)器晶體管)的情況進(jìn)行說明。然而，通過反轉(zhuǎn)晶體管的導(dǎo)電類型的極性，可以形成P溝道型MISFET(控制晶體管和存儲(chǔ)器晶體管)。
[0036]在半導(dǎo)體器件制造過程中，如圖1所示，首先準(zhǔn)備半導(dǎo)體襯底(半導(dǎo)體晶片)SB，該半導(dǎo)體襯底SB具有例如大約I Ω.cm至100Ω.cm的比電阻，并且由例如p型單晶硅(Si)制成。隨后，在半導(dǎo)體襯底SB的主表面中制成溝槽，并且在溝槽中形成元件隔離區(qū)域(未圖示)。元件隔離區(qū)域由例如氧化硅膜制成，并且可以通過STI (淺溝槽隔離)方法來形成。然而，元件隔離區(qū)域可以通過例如LOCUS(硅的局部氧化)方法來形成。在圖1中圖示的區(qū)域是稍后在其中待形成存儲(chǔ)器單元的區(qū)域。
[0037]隨后，將離子注入至半導(dǎo)體襯底SB的主表面，以在半導(dǎo)體襯底SB中形成P型阱WL。阱WL的形成是通過將P型雜質(zhì)(例如，B(硼))注入至主表面以具有較低濃度來實(shí)現(xiàn)的。阱WL形成為從半導(dǎo)體襯底SB的主表面至半導(dǎo)體襯底SB的中間深度。之后，對(duì)半導(dǎo)體襯底SB進(jìn)行退火，以使在阱WL內(nèi)部的雜質(zhì)擴(kuò)散。作為參考，在半導(dǎo)體襯底SB的形成有P型場效應(yīng)晶體管或者包括有該晶體管的存儲(chǔ)器單元的區(qū)域中，通過將η型雜質(zhì)(例如，砷(As)或者P(磷))離子注入至半導(dǎo)體襯底SB的主表面來形成η型阱，這既未圖示，也未詳細(xì)描述。
[0038]隨后，對(duì)工件進(jìn)行例如熱氧化處理，以在半導(dǎo)體襯底SB的暴露出來的上表面上形成具有較小膜厚度的絕緣膜IF1。這樣，半導(dǎo)體襯底SB的上表面被絕緣膜IFl覆蓋。絕緣膜IFl是例如氧化硅膜。之后，例如，使用CVD (化學(xué)汽相沉積)方法在半導(dǎo)體襯底SB的整個(gè)主表面之上形成硅膜SFl。這樣，硅膜SFl形成在半導(dǎo)體襯底SB之上以將絕緣膜IFl中介其間。硅膜SFl是用于形成稍后將詳細(xì)描述的控制柵極電極CG的導(dǎo)體膜。
[0039]可允許形成非晶硅膜，并且隨后對(duì)該非晶硅膜退火以成為作為多晶硅膜的硅膜SF1。在形成膜之后，通過在形成該膜之后將η型雜質(zhì)(例如，砷(As)或者P(磷))離子注入到該膜中、而非在形成該膜之時(shí)將任何雜質(zhì)引入到膜中，并且隨后對(duì)工件退火以使雜質(zhì)擴(kuò)散，使得硅膜SFl為低電阻導(dǎo)體膜。
[0040]接下來，如圖2所示，使用光刻技術(shù)和干法蝕刻方法對(duì)工件進(jìn)行各向異性蝕刻，從而部分地去除硅膜SFl和絕緣膜IFl中的每一個(gè)。這樣，使半導(dǎo)體襯底SB的主表面部分地暴露出來。
[0041]將硅膜SFl分成在沿著半導(dǎo)體襯底SB的主表面的第一方向上排列好的多個(gè)圖案。這些硅膜SFl元件中的每一個(gè)配置為其中一個(gè)控制柵極電極CG。形成的其中每個(gè)控制柵極電極CG在沿著半導(dǎo)體襯底SB的主表面的方向上并且與第一方向正交的第二方向(即，在與圖2的紙表面垂直的方向)上延伸。通過該蝕刻步驟，還形成作為絕緣膜IFl的柵極絕緣膜G10
[0042]接下來，如圖3所示，在半導(dǎo)體襯底SB的整個(gè)主表面上形成ONO(氧化物氮化物氧化物)膜0N1，該膜ONl是將部分地轉(zhuǎn)變?yōu)闁艠O絕緣膜的層合膜，該柵極絕緣膜是存儲(chǔ)器晶體管的柵極絕緣膜。ONO膜ONl覆蓋半導(dǎo)體襯底SB的上表面、以及每個(gè)由柵極絕緣膜GI和其中一個(gè)控制柵極電極CG制成的層合膜的任何側(cè)表面和任何上表面。
[0043]ONO膜ONl是在其中具有電荷累積部分的絕緣膜。具體地，ONO膜ONl是由形成在半導(dǎo)體襯底SB上的第一氧化硅膜(底部氧化物膜)0X1、形成在第一氧化硅膜0X1上的氮化硅膜NI以及形成在氮化硅膜NI上的犧牲氧化硅膜(頂部氧化物膜)0X2制成的層合膜。氮化硅膜NI是作為電荷累積部分的捕獲絕緣膜，S卩，電荷累積膜。犧牲氧化硅膜0X2是在隨后的步驟中將被去除，以被配置為存儲(chǔ)器單元的部分的不同的頂部氧化物膜替代的犧牲膜。
[0044]可以通過例如氧化處理(熱氧化處理)、CVD方法或者它們的組合，來形成第一氧化硅膜0X1和犧牲氧化硅膜0X2。此時(shí)，氧化處理可以是ISSG氧化?？梢酝ㄟ^例如CVD方法來形成氮化硅膜NI。第一氧化硅膜0X1和犧牲氧化硅膜0X2中的每一個(gè)的厚度是，例如，大約2nm至I Onm，并且氮化娃膜NI的厚度是，例如，大約5nm至15nm。
[0045]隨后，例如，使用CVD方法在半導(dǎo)體襯底SB的整個(gè)主表面之上形成硅膜SF2，以覆蓋ONO膜ONl的外表面。這樣，ONO膜ONl的暴露出來的任何側(cè)壁和任何上表面被硅膜SF2覆蓋。換言之，硅膜SF2形成在控制柵極電極CG的側(cè)壁之上以將ONO膜ONl中介其間。在該步驟中形成的硅膜SF2的膜厚度具有與通過如下方式獲得的值相當(dāng)?shù)闹?將配置為稍后將形成的存儲(chǔ)器單元中的每一個(gè)的一部分的存儲(chǔ)器柵極電極的柵極長度，與由絕緣膜制成并且與存儲(chǔ)器柵極電極相鄰的側(cè)壁的柵極長度方向?qū)挾认嗉印?br>[0046]接下來，如圖4所示，通過干法蝕刻方法對(duì)硅膜SF2進(jìn)行回蝕刻，以使ONO膜ONl的上表面部分地暴露出來。通過該步驟暴露出來的部分表面是接觸半導(dǎo)體襯底SB的主表面的ONO膜ONl部分的上表面、和在控制柵極電極CG正上方的ONO膜ONl部分的上表面。
[0047]在該回蝕刻步驟中，通過對(duì)硅膜SF2進(jìn)行回蝕刻(各向異性蝕刻)，導(dǎo)致硅膜SF2以側(cè)壁形式保留在每個(gè)由柵極絕緣膜GI和其中一個(gè)控制柵極電極CG制成的層合膜結(jié)構(gòu)的兩側(cè)側(cè)壁的相應(yīng)外側(cè)，以將ONO膜ONl中介在硅膜SF2與該結(jié)構(gòu)之間。將在該操作之后保留的側(cè)壁形式的硅膜SF2配置為虛設(shè)存儲(chǔ)器柵極電極DMG。虛設(shè)存儲(chǔ)器柵極電極DMG對(duì)應(yīng)于將在隨后的步驟中被去除并且被配置為存儲(chǔ)器單元的相應(yīng)部分的不同的存儲(chǔ)器柵極電極替代的犧牲膜。
[0048]虛設(shè)存儲(chǔ)器柵極電極DMG中的每一個(gè)的柵極長度具有與通過如下方式獲得的值相當(dāng)?shù)闹?將配置為稍后將形成的存儲(chǔ)器單元中的每一個(gè)的一部分的存儲(chǔ)器柵極電極的柵極長度，與由絕緣膜制成并且與存儲(chǔ)器柵極電極相鄰的側(cè)壁的柵極長度方向?qū)挾认嗉印?br>[0049]接下來，如圖5所示，形成光致抗蝕劑膜PRl以覆蓋與其中每個(gè)控制柵極電極CG的兩側(cè)側(cè)壁中的一個(gè)相鄰的虛設(shè)存儲(chǔ)器柵極電極DMG。光致抗蝕劑膜PRl覆蓋整個(gè)該單側(cè)虛設(shè)存儲(chǔ)器柵極電極DMG，并且使另一個(gè)虛設(shè)存儲(chǔ)器柵極電極DMG暴露出來。使光致抗蝕劑膜PRl的第一方向端部中的一個(gè)終止在ONO膜ONl的在控制柵極電極CG上的部分正上方。
[0050]之后，將光致抗蝕劑膜PRl用作掩膜以將離子注入到工件中，從而在半導(dǎo)體襯底SB的主表面中形成擴(kuò)散區(qū)域(雜質(zhì)擴(kuò)散區(qū)域、或者n+型半導(dǎo)體區(qū)域)DF1。隨后，去除光致抗蝕劑膜PRl。擴(kuò)散區(qū)域DFl中的每一個(gè)是配置為稍后將形成的存儲(chǔ)器單元中的每一個(gè)的源極區(qū)域的半導(dǎo)體區(qū)域。
[0051]具體地，將光致抗蝕劑膜PR1、控制柵極電極CG的部分以及虛設(shè)存儲(chǔ)器柵極電極DMG的部分用作掩膜，以通過離子注入方法來將η型雜質(zhì)(砷(As)和磷(P))引入到半導(dǎo)體襯底SB的主表面中，以得到較高濃度。使雜質(zhì)離子的轟擊此時(shí)穿過從光致抗蝕劑膜PRl和虛設(shè)存儲(chǔ)器柵極電極DMG暴露出來的ONO膜ONl，以將其注入到半導(dǎo)體襯底SB的主表面中。這樣，形成擴(kuò)散區(qū)域DFl。
[0052]在該離子注入步驟中將砷(As)和磷(P)兩種雜質(zhì)離子種類作為η型雜質(zhì)引入以形成擴(kuò)散區(qū)域DFl的原因是:稍后將形成的存儲(chǔ)器單元在泄漏性能上得到改進(jìn)。在這種情況下，用于注入磷雜質(zhì)離子的注入條件設(shè)置為如下:注入能量為1keV并且劑量為2X1015cnf2。用于注入砷雜質(zhì)離子的注入條件設(shè)置為如下:注入能量為20keV并且劑量為2X1015cnf2。
[0053]通過該步驟，將雜質(zhì)離子注入到ONO膜ONl的從光致抗蝕劑膜PRl和虛設(shè)存儲(chǔ)器柵極電極DMG暴露出來的部分中，以得到較高濃度。結(jié)果，損壞了ONO膜ONl。當(dāng)將具有由此損壞的部分的ONO膜ONl用作電荷保持膜時(shí)，導(dǎo)致了該膜在電荷保持性能上劣化的問題。
[0054]附加地，形成的擴(kuò)散區(qū)域DFl的深度較大，從而使得在擴(kuò)散區(qū)域DFl形成區(qū)域中，可以使雜質(zhì)離子穿過從光致抗蝕劑膜PRl暴露出來的虛設(shè)存儲(chǔ)器柵極電極DMG部分的內(nèi)部以，被注入到在虛設(shè)存儲(chǔ)器柵極電極DMG正下方的犧牲氧化硅膜0X2部分中。在這種情況下，損壞了犧牲氧化硅膜0X2。結(jié)果，當(dāng)將該犧牲氧化硅膜0X2用作存儲(chǔ)器單元的電荷保持膜的頂部氧化物膜時(shí)，導(dǎo)致了該膜0X2在電荷保持性能上劣化的問題。在這種情況下，也將雜質(zhì)離子引入到在虛設(shè)存儲(chǔ)器柵極電極DMG正下方的氮化硅膜NI部分和第一氧化硅膜0X1部分中。
[0055]緊接在形成擴(kuò)散區(qū)域DFl之后，不執(zhí)行用于活化擴(kuò)散區(qū)域DFl的退火。在稍后將參照?qǐng)D11描述的源極/漏極區(qū)域形成步驟之后，執(zhí)行對(duì)注入有雜質(zhì)的半導(dǎo)體區(qū)域的活化退火。
[0056]接下來，如圖6所示，對(duì)工件進(jìn)行例如濕法蝕刻以去除形成為與其中每個(gè)控制柵極電極CG的兩側(cè)側(cè)壁相鄰的虛設(shè)存儲(chǔ)器柵極電極DMG中的每一個(gè)。之后，去除犧牲氧化硅膜0X2 ο這樣，使氮化硅膜NI暴露出來。
[0057]接下來，如圖7所示，通過使用例如CVD方法，在半導(dǎo)體襯底SB的整個(gè)主表面之上形成第二氧化硅膜(頂部氧化物膜)0X3，以覆蓋氮化硅膜NI的外表面。這樣，氮化硅膜NI的暴露出來的側(cè)壁和上表面被第二氧化硅膜0X3覆蓋。將第一氧化硅膜0X1、氮化硅膜NI和第二氧化硅膜0X3配置為ONO膜0N2。
[0058]隨后，通過使用例如CVD方法，在半導(dǎo)體襯底SB的整個(gè)主表面之上形成硅膜SF3。這樣，ONO膜0N2的暴露出來的側(cè)壁和上表面被硅膜SF3覆蓋。換言之，娃膜SF3形成在控制柵極電極CG的側(cè)壁之上以將ONO膜0N2中介其間。在形成硅膜SF3的時(shí)候，將硅膜SF3形成為非摻雜非晶硅膜。簡言之，當(dāng)形成硅膜SF3時(shí)，硅膜SF3是本征半導(dǎo)體。而且，硅膜SF3是通過，例如，稍后將參照?qǐng)D11詳細(xì)描述的待在形成源極/漏極區(qū)域之后執(zhí)行的退火的作用下被多晶化為多晶硅膜的膜。
[0059]硅膜SF3在膜厚度上小于在圖3中圖示的硅膜SF2。
[0060]如此處的表述“膜厚度”表示，當(dāng)具有膜厚度的膜是特定的膜時(shí)，在與該膜的基底的外表面垂直的方向上的、該膜的厚度。例如，當(dāng)硅膜SF3的部分形成在例如ONO膜0N2的上表面或者半導(dǎo)體襯底SB的主表面的任何其它表面上沿著上表面或者其它表面時(shí)，硅膜SF3的膜厚度表示在與半導(dǎo)體襯底SB的主表面垂直的方向上的、硅膜SF3的厚度。在硅膜SF3的部分形成為接觸ONO膜0N2的側(cè)壁中的任何一個(gè)或者與半導(dǎo)體襯底SB的主表面垂直的任何其它壁的情況下，硅膜SF3的膜厚度表示在與側(cè)壁垂直的方向上的、硅膜SF3的厚度。
[0061 ]接下來，如圖8所示，通過干法蝕刻方法對(duì)硅膜SF3進(jìn)行回蝕刻，以使ONO膜0N2的上表面部分地暴露出來。通過該步驟暴露出來的部分表面是接觸半導(dǎo)體襯底SB的主表面的ONO膜0N2部分的上表面、和在控制柵極電極CG正上方的ONO膜0N2部分的上表面。
[0062]在該回蝕刻步驟中，通過對(duì)硅膜SF3進(jìn)行回蝕刻(各向異性蝕刻)，導(dǎo)致硅膜SF3以側(cè)壁形式保留在每個(gè)由柵極絕緣膜GI和其中一個(gè)控制柵極電極CG制成的層合膜結(jié)構(gòu)中的兩側(cè)側(cè)壁中的一個(gè)之側(cè)，以將ONO膜0N2中介在硅膜SF3與該層合膜結(jié)構(gòu)之間。這樣，在層合膜的兩側(cè)側(cè)壁中的一個(gè)上形成由以側(cè)壁形式保留下來的硅膜SF3制成的存儲(chǔ)器柵極電極MG，以將ONO膜0N2中介在側(cè)壁與電極MG之間。
[0063]隨后，使用光刻技術(shù)來在半導(dǎo)體襯底SB之上形成光致抗蝕劑圖案(未圖示)，該光致抗蝕劑圖案覆蓋與其中每個(gè)控制柵極電極CG的兩側(cè)側(cè)壁中的一個(gè)側(cè)壁相鄰的存儲(chǔ)器柵極電極MG，并且使硅膜SF3與控制柵極電極CG的暴露出來的另一側(cè)壁相鄰。之后，將光致抗蝕劑圖案用作蝕刻掩膜，以去除形成在工件的跨控制柵極電極CG的、與工件的存儲(chǔ)器柵極電極MG側(cè)相對(duì)之側(cè)處的硅膜SF3。之后，去除光致抗蝕劑圖案。由于存儲(chǔ)器柵極電極MG此時(shí)被光致抗蝕劑圖案覆蓋，所以存儲(chǔ)器柵極電極MG保留下來而未被蝕刻。
[0064]隨后，對(duì)ONO膜0N2的暴露出來而未被存儲(chǔ)器柵極電極MG覆蓋的部分進(jìn)行蝕刻(例如，濕法蝕刻)以將其去除。此時(shí)，在存儲(chǔ)器柵極電極MG正下方的ONO膜0N2部分保留下來而未被去除。通過相同的方式，ONO膜0N2的部分保留下來，該ONO膜0N2的部分中的每一個(gè)定位在層合膜結(jié)構(gòu)(該層合膜結(jié)構(gòu)包括柵極絕緣膜GI和其中一個(gè)控制柵極電極CG)與對(duì)應(yīng)的存儲(chǔ)器柵極電極MG之間。去除ONO膜0N2的其它部分或者區(qū)域，從而使半導(dǎo)體襯底SB的上表面暴露出來，并且進(jìn)一步地使控制柵極電極CG的相應(yīng)上表面暴露出來。在其中每個(gè)控制柵極電極CG的側(cè)壁中，使未被存儲(chǔ)器柵極電極MG中的任何一個(gè)覆蓋的側(cè)壁暴露出來。
[0065]此時(shí)，完全地去除ONO膜ONl，由于該膜已經(jīng)在參照?qǐng)D5描述的離子注入步驟中從光致抗蝕劑膜PRl和虛設(shè)存儲(chǔ)器柵極電極DMG暴露出來，所以其已經(jīng)經(jīng)受了離子注入。
[0066]存儲(chǔ)器柵極電極MG中的每一個(gè)、與對(duì)應(yīng)的擴(kuò)散區(qū)域DFl，在存儲(chǔ)器柵極電極MG的柵極長度方向(第一方向)上彼此相距開。這是因?yàn)樵趨⒄請(qǐng)D5描述的離子注入步驟中用作掩膜的虛設(shè)存儲(chǔ)器柵極電極DMG中的每一個(gè)的柵極長度，長于存儲(chǔ)器柵極電極MG中的每一個(gè)的柵極長度。此處描述的虛設(shè)存儲(chǔ)器柵極電極DMG的柵極長度表示虛設(shè)存儲(chǔ)器柵極電極DMG的柵極長度方向(第一方向)寬度，該柵極長度方向是控制柵極電極CG的柵極長度方向。
[0067]如上所描述的，存儲(chǔ)器柵極電極MG中的每一個(gè)形成在半導(dǎo)體襯底SB之上以與其中一個(gè)控制柵極電極CG相鄰并且將ONO膜0N2中介在半導(dǎo)體襯底SB與存儲(chǔ)器柵極電極MG之間，該ONO膜0N2在其中具有電荷累積部分。存儲(chǔ)器柵極電極MG形成在與控制柵極電極CG相鄰的區(qū)域中并且在半導(dǎo)體襯底SB的主表面之上，以將ONO膜0N2中介在存儲(chǔ)器柵極電極MG與半導(dǎo)體襯底SB之間。簡言之，ONO膜0N2具有L形的截面形狀。
[0068]接下來，如圖9所示，使用光刻技術(shù)在半導(dǎo)體襯底SB之上形成光致抗蝕劑膜PR2。光致抗蝕劑膜PR2是終止在其中每個(gè)控制柵極電極CG正上方的膜，并且覆蓋對(duì)應(yīng)的擴(kuò)散區(qū)域DFI和存儲(chǔ)器柵極電極MG。換言之，光致抗蝕劑膜PR2使在控制柵極電極CG之側(cè)的區(qū)域中的以下區(qū)域暴露出來:半導(dǎo)體襯底SB的未形成有存儲(chǔ)器柵極電極MG和擴(kuò)散區(qū)域DFl的主表面區(qū)域。
[0069]隨后，將光致抗蝕劑膜PR2用作掩膜以將離子注入到工件中，以在半導(dǎo)體襯底SB的主表面中形成延伸區(qū)域(雜質(zhì)擴(kuò)散區(qū)域、或者η—型半導(dǎo)體區(qū)域)EX2。具體地，將光致抗蝕劑膜PR2和控制柵極電極CG的部分用作掩膜(離子注入阻擋掩膜)，以通過離子注入方法來將η型雜質(zhì)諸如砷(As)引入到半導(dǎo)體襯底SB的主表面中，從而形成延伸區(qū)域ΕΧ2。之后，去除光致抗蝕劑膜PR2。
[0070]在形成光致抗蝕劑膜PR2和延伸區(qū)域ΕΧ2之前，例如，可以使用氮化硅膜、氧化硅膜、或者兩種膜的層合膜，來形成偏置間隔件，用于覆蓋由柵極絕緣膜G1、其中一個(gè)控制柵極電極CG、ONO膜0Ν2以及與電極CG對(duì)應(yīng)的存儲(chǔ)器柵極電極MG制成的每個(gè)結(jié)構(gòu)的側(cè)壁，該情形未圖示。
[0071]接下來，如圖10所示，使用光刻技術(shù)在半導(dǎo)體襯底SB之上形成光致抗蝕劑膜PR3。光致抗蝕劑膜PR3是終止在其中每個(gè)控制柵極電極CG正上方的膜，覆蓋對(duì)應(yīng)的延伸區(qū)域ΕΧ2，并且使對(duì)應(yīng)的擴(kuò)散區(qū)域DFl和存儲(chǔ)器柵極電極MG暴露出來。換言之，光致抗蝕劑膜PR3使在控制柵極電極CG之側(cè)的區(qū)域中的以下區(qū)域暴露出來:半導(dǎo)體襯底SB的形成有存儲(chǔ)器柵極電極MG和擴(kuò)散區(qū)域DFl的主表面SB區(qū)域。
[0072]隨后，將光致抗蝕劑膜PR3用作掩膜以將離子注入到工件中，以在半導(dǎo)體襯底SB的主表面中形成延伸區(qū)域(雜質(zhì)擴(kuò)散區(qū)域、或者η—型半導(dǎo)體區(qū)域)ΕΧ1。具體地，將光致抗蝕劑膜PR3、控制柵極電極CG的部分、存儲(chǔ)器柵極電極MG等用作掩膜(離子注入阻擋掩膜)，以通過離子注入方法來將η型雜質(zhì)諸如砷(As)引入到半導(dǎo)體襯底SB的主表面中，從而形成延伸區(qū)域EXl。之后，去除光致抗蝕劑膜PR3。
[0073]以比為了形成擴(kuò)散區(qū)域DFl所執(zhí)行的離子注入更低的劑量和更低的能量進(jìn)行離子注入，來形成擴(kuò)散區(qū)域ΕΧ1。因此，在形成擴(kuò)散區(qū)域EXl的步驟中，轟擊到存儲(chǔ)器柵極電極MG的相應(yīng)上表面上的雜質(zhì)離子，不到達(dá)存儲(chǔ)器柵極電極MG的相應(yīng)下表面。
[0074]通過參照?qǐng)D5描述的離子注入已經(jīng)將磷(P)和砷(As)的離子作為雜質(zhì)引入到第一氧化硅膜0X1和氮化硅膜NI中。然而，存儲(chǔ)器柵極電極MG不用作用于形成擴(kuò)散區(qū)域的掩膜，而是僅在用砷(As)轟擊以形成擴(kuò)散區(qū)域EXl的離子注入步驟中用作掩膜。
[0075]因此，在存儲(chǔ)器柵極電極MG中的磷(P)濃度與砷(As)濃度之比，小于在第一氧化硅膜0X1和氮化硅膜NI中的每一個(gè)中的磷(P)濃度與砷(As)濃度之比。換言之，在存儲(chǔ)器柵極電極MG中的磷(P)濃度與砷(As)濃度之比，小于在ONO膜0Ν2中的磷(P)濃度與砷(As)濃度之比。這個(gè)問題在即將完成的存儲(chǔ)器單元中也是如此。
[0076]因此，第二氧化硅膜0X3在雜質(zhì)濃度上低于第一氧化硅膜0X1和氮化硅膜NI。這這個(gè)問題在即將完成的存儲(chǔ)器單元中也是如此。
[0077]接下來，如圖11所示，在結(jié)構(gòu)的兩側(cè)形成側(cè)壁SW，該側(cè)壁SW中的每一個(gè)是覆蓋上面提及的結(jié)構(gòu)中的每一個(gè)的相應(yīng)側(cè)壁的絕緣膜?？梢酝ㄟ^使用例如CVD方法按照自對(duì)準(zhǔn)的方式形成側(cè)壁SW，以在半導(dǎo)體襯底SB之上依次形成例如氧化硅膜和氮化硅膜，并且通過各向異性蝕刻部分地去除氧化硅膜和氮化硅膜，從而使半導(dǎo)體襯底SB、控制柵極電極CG和存儲(chǔ)器柵極電極MG的相應(yīng)上表面暴露出來。
[0078]總而言之，成對(duì)的側(cè)壁SW中的一個(gè)形成為接觸該結(jié)構(gòu)的存儲(chǔ)器柵極電極MG的側(cè)壁中的一個(gè)，而另一個(gè)側(cè)壁SW形成為接觸該結(jié)構(gòu)的控制柵極電極CG的側(cè)壁中的一個(gè)?？梢栽O(shè)想使用層合膜來形成側(cè)壁。然而，在附圖中，未圖示在配置為層合膜的膜之間的界面。
[0079]隨后，使用光刻技術(shù)在半導(dǎo)體襯底SB之上形成光致抗蝕劑膜PR4。光致抗蝕劑膜PR4是終止在其中每個(gè)控制柵極電極CG正上方的膜，覆蓋對(duì)應(yīng)的延伸區(qū)域EXl、擴(kuò)散區(qū)域DFl和存儲(chǔ)器柵極電極MG、和與存儲(chǔ)器柵極電極MG相鄰的側(cè)壁，并且使與控制柵極電極CG相鄰的側(cè)壁SW以及對(duì)應(yīng)的延伸區(qū)域EX2暴露出來。換言之，光致抗蝕劑膜PR4是用于使在控制柵極電極CG之側(cè)的區(qū)域中的以下區(qū)域暴露出來的保護(hù)膜:半導(dǎo)體襯底SB的形成有延伸區(qū)域EX2的主表面SB區(qū)域。
[0080]隨后，將光致抗蝕劑膜PR4用作掩膜以將離子注入到工件中，以在半導(dǎo)體襯底SB的主表面中形成擴(kuò)散區(qū)域(雜質(zhì)擴(kuò)散區(qū)域、或者n+型半導(dǎo)體區(qū)域)。
[0081 ]具體地，將光致抗蝕劑膜PR4、控制柵極電極CG的部分、側(cè)壁SW等用作掩膜，以通過離子注入方法來將η型雜質(zhì)(砷(As)和磷(P))引入到半導(dǎo)體襯底SB的主表面中，以得到較高濃度。之后，去除光致抗蝕劑膜PR4。
[0082]在該離子注入步驟中將砷(As)和磷(P)兩種雜質(zhì)離子種類作為η型雜質(zhì)引入以形成擴(kuò)散區(qū)域DF2的原因是:上面所提及的作為在圖11中的存儲(chǔ)器單元MC的存儲(chǔ)器單元，在泄漏性能上得到改進(jìn)。在這種情況下，用于注入磷雜質(zhì)離子的注入條件設(shè)置為如下:注入能量為1keV并且劑量為2X1015cm—2。用于注入砷雜質(zhì)離子的注入條件設(shè)置為如下:注入能量為20keV 并且劑量為 2xl015cm—2。
[0083]延伸區(qū)域EXl和EX2中的每一個(gè)在延伸區(qū)域形成深度(結(jié)深度)上小于擴(kuò)散區(qū)域DFl和DF2中的任何一個(gè)。延伸區(qū)域EXl中的每一個(gè)形成為接觸對(duì)應(yīng)的擴(kuò)散區(qū)域DFl，并且擴(kuò)散區(qū)域EX2中的每一個(gè)形成為接觸對(duì)應(yīng)的擴(kuò)散區(qū)域DF2 ο這樣，將以下結(jié)構(gòu)配置為成對(duì)的源極-漏極區(qū)域:延伸區(qū)域EXl和擴(kuò)散區(qū)域DFl，該擴(kuò)散區(qū)域DFl是在雜質(zhì)濃度上高于延伸區(qū)域EXl的擴(kuò)散層；以及延伸區(qū)域EX2和擴(kuò)散區(qū)域DF2，該擴(kuò)散區(qū)域DF2是在雜質(zhì)濃度上高于延伸區(qū)域EX2的擴(kuò)散層。源極-漏極區(qū)域具有LDD(輕摻雜漏極)。
[0084]簡言之，在擴(kuò)散區(qū)域DFl與擴(kuò)散區(qū)域DF2之間，延伸區(qū)域EXl和EX2形成為排列好的。而且，在延伸區(qū)域EXl與EX2之間并且接近半導(dǎo)體襯底SB的主表面的阱WL，是在相關(guān)的存儲(chǔ)器單元MC動(dòng)作時(shí)形成有溝道的溝道區(qū)域。
[0085]將控制晶體管和存儲(chǔ)器晶體管中的每一個(gè)配置為MISFET。在MISFET中，將在雜質(zhì)濃度上較高的擴(kuò)散區(qū)域和在雜質(zhì)濃度上較低的延伸區(qū)域配置為源極/漏極區(qū)域，并且延伸區(qū)域形成在比擴(kuò)散區(qū)域更接近MISFET的溝道區(qū)域的位置處，從而使得形成的擴(kuò)散區(qū)域的深度可以是小的，同時(shí)可以避免源極/漏極區(qū)域的電阻值的增加。而且，可以避免熱電子的生成。因此，LDD結(jié)構(gòu)的形成使得能夠增強(qiáng)短溝道MISFET的可靠性，以產(chǎn)生相關(guān)的半導(dǎo)體器件易于微型化的有利效果。
[0086]隨后，對(duì)工件進(jìn)行活化退火，該活化退火是用于活化引入到例如配置為源極區(qū)域和漏極區(qū)域的半導(dǎo)體區(qū)域(延伸區(qū)域EXl和EX2、和擴(kuò)散區(qū)域DFl和DF2)中的雜質(zhì)的熱處理。
[0087]將其中每個(gè)控制柵極電極CG、和在控制柵極電極CG之側(cè)的成對(duì)的源極/漏極區(qū)域，配置為其中一個(gè)控制晶體管中。將其中每個(gè)存儲(chǔ)器柵極電極MG、和在存儲(chǔ)器柵極電極MG之側(cè)的成對(duì)的源極/漏極區(qū)域，配置為其中一個(gè)存儲(chǔ)器晶體管。具體地，將其中每個(gè)延伸區(qū)域EX1、和對(duì)應(yīng)的擴(kuò)散區(qū)域DFl，配置為控制晶體管和存儲(chǔ)器晶體管中的任何一個(gè)的源極區(qū)域；并且將其中每個(gè)延伸區(qū)域EX2、和對(duì)應(yīng)的擴(kuò)散區(qū)域DF2，配置為控制晶體管和存儲(chǔ)器晶體管中的任何一個(gè)的漏極區(qū)域。
[0088]將控制晶體管和存儲(chǔ)器晶體管中的每一個(gè)配置為作為分離柵極型MONOS存儲(chǔ)器的存儲(chǔ)器單元的存儲(chǔ)單元MC中的一個(gè)。由此，通過上面提及的過程，可以制得存儲(chǔ)器單元MS。
[0089]在本實(shí)施例中，存儲(chǔ)器柵極電極MG不用作用于形成擴(kuò)散區(qū)域的掩膜，而是僅在用于形成延伸區(qū)域EXl的離子注入步驟中用作掩膜。由此，存儲(chǔ)器柵極電極MG在雜質(zhì)濃度上小于擴(kuò)散區(qū)域DFl和DF2中的每一個(gè)。這在完成的存儲(chǔ)器單元中也是如此。
[0090]通過參照?qǐng)D5描述的離子注入來將作為雜質(zhì)離子的磷(P)和砷(As)引入到第一氧化硅膜0X1和氮化硅膜NI中；然而，在形成第二氧化硅膜0X3之后，不將在第二氧化硅膜0X3上的存儲(chǔ)器柵極電極MG用作用于形成任何擴(kuò)散區(qū)域的掩膜。而且，如上所描述的，在用于形成擴(kuò)散區(qū)域EXl的離子注入步驟中，轟擊到存儲(chǔ)器柵極電極MG的相應(yīng)上表面上的雜質(zhì)離子不到達(dá)第二氧化硅膜0X3。
[0091]接下來，如圖12所示，形成硅化物層SI。硅化物層SI可以通過執(zhí)行所謂的自對(duì)準(zhǔn)硅化物(Self Aligned Silicide)工藝來形成。具體地，娃化物層SI可以如下列步驟形成:
[0092]首先，在半導(dǎo)體襯底SB的整個(gè)主表面之上，包括擴(kuò)散區(qū)域DFl和DF2、控制柵極電極CG和存儲(chǔ)器柵極電極MG的相應(yīng)上表面之上，形成(沉積)用于形成硅化物層SI的金屬膜。該金屬膜可以是單質(zhì)金屬膜(純金屬膜)的膜、或者合金膜。金屬膜是，例如，鈷(Co)膜、鎳(Ni)膜、或者鎳鉑合金膜，并且可以通過例如濺射來形成。
[0093]之后，對(duì)半導(dǎo)體襯底SB進(jìn)行退火處理(該退火用于形成硅化物層SI)，以導(dǎo)致金屬膜與擴(kuò)散區(qū)域DFl和DF2、控制柵極電極CG和存儲(chǔ)器柵極電極MG的相應(yīng)外表面部分反應(yīng)。這樣，硅化物層形成為接觸擴(kuò)散區(qū)域DFI和DF2、控制柵極電極CG和存儲(chǔ)器柵極電極MG的相應(yīng)上表面。之后，例如，使用濕法蝕刻來去除金屬膜的未反應(yīng)部分，以產(chǎn)生在圖12中圖示的結(jié)構(gòu)。可以使得硅化物層SI是例如硅化鈷膜、硅化鎳膜或者硅化鎳鉑膜。
[0094]隨后，在半導(dǎo)體襯底SB的整個(gè)主表面之上形成層間電介質(zhì)ILl以覆蓋存儲(chǔ)器單元MC。層間電介質(zhì)ILl是例如單物質(zhì)膜諸如氧化硅膜，并且可以通過例如CVD方法來形成。實(shí)施層間電介質(zhì)ILl的形成以得到，例如，比控制柵極電極CG的膜厚度更大的膜厚度。
[0095]隨后，例如，使用CMP(化學(xué)機(jī)械拋光)方法對(duì)層間電介質(zhì)ILl的上表面進(jìn)行拋光。之后，形成多個(gè)接觸塞CP。
[0096]具體地，將通過使用光刻技術(shù)在層間電介質(zhì)ILl上形成的光致抗蝕劑圖案(未圖示)，用作蝕刻掩膜以對(duì)層間電介質(zhì)ILl進(jìn)行干法蝕刻。這樣，可以制得穿過層間電介質(zhì)ILl的接觸孔(開口或者通孔)。
[0097]在接觸孔的每一個(gè)的底部中，例如，使以下結(jié)構(gòu)暴露出來:在擴(kuò)散區(qū)域DFl和DF2的作為半導(dǎo)體襯底SB的部分主表面的相應(yīng)上表面上的這部分硅化物層SI;在控制柵極電極CG的上表面上的這部分硅化物層SI;或者在存儲(chǔ)器柵極電極MG的上表面上的這部分硅化物層Sl0
[0098]隨后，分別在接觸孔中形成上面所提及的由例如鎢(W)制成的導(dǎo)電的接觸塞CP作為用于耦合的導(dǎo)體。例如，阻擋導(dǎo)體膜(例如，鈦膜、氮化鈦膜或者兩者的層合膜)形成到層間電介質(zhì)ILl上，包括接觸孔上，以便也形成在接觸孔的內(nèi)部。之后，在阻擋導(dǎo)體膜上形成作為例如鎢膜的主導(dǎo)體膜，以完全地嵌入單獨(dú)的接觸孔，并且然后通過例如CMP方法或者回蝕刻方法來去除主導(dǎo)體膜和阻擋導(dǎo)體膜的不需要的部分，即在接觸孔外部的部分。這樣，可以完成接觸塞CP。
[0099]將嵌入在接觸孔中的接觸塞CP通過硅化物層SI電耦合至擴(kuò)散區(qū)域DFl和DF2、控制柵極電極CG和存儲(chǔ)器柵極電極MG的相應(yīng)上表面。將其中每個(gè)接觸塞CP耦合至在其中一個(gè)擴(kuò)散區(qū)域DFl的硅化物層SI的上表面、在其中一個(gè)擴(kuò)散區(qū)域DF2上的硅化物層SI的上表面、在其中一個(gè)控制柵極電極CG上的硅化物層SI的上表面、在其中一個(gè)存儲(chǔ)器柵極電極MG上的硅化物層SI的上表面等。
[0100]為了簡化圖12的圖示，將配置為接觸塞CP的阻擋導(dǎo)體膜和主導(dǎo)體膜(鎢膜)圖示為彼此一體化。在圖12的截面圖中，未圖示分別耦合至控制柵極電極CG和存儲(chǔ)器柵極電極MG的接觸塞CP。換言之，整個(gè)接觸塞CP中的一些在未圖示的區(qū)域中，連接至在柵極寬度方向上延伸的控制柵極電極CG和存儲(chǔ)器柵極電極MG。
[0101]接下來，如圖13所示，在嵌入有接觸塞CP的層間電介質(zhì)ILl上形成第一互連層，該第一互連層包括第一層互連Ml?？梢酝ㄟ^所謂的單大馬士革技術(shù)來形成互連Ml。第一互連層具有層間電介質(zhì)IL2、和穿過層間電介質(zhì)IL2的第一層互連Ml。將互連Ml的相應(yīng)底表面分別耦合至接觸塞CP的上表面。雖然省略了對(duì)隨后的步驟的圖示，但是在第一互連層之上又依次形成第二互連層、第三互連層等，以形成層合互連層。之后，在劃片步驟中，將工件劃分為多個(gè)單獨(dú)的片。這樣，產(chǎn)生多個(gè)半導(dǎo)體芯片。通過在前面描述的過程，制造而成在本實(shí)施例中的半導(dǎo)體器件。
[0102]〈關(guān)于每個(gè)非易失性存儲(chǔ)器的動(dòng)作〉
[0103]參照?qǐng)D15，以下將描述上面提及的非易失性存儲(chǔ)器中的每一個(gè)的動(dòng)作示例。
[0104]圖15是示出了在本實(shí)施例中在“寫入”、“擦除”和“讀出”的時(shí)候施加至在存儲(chǔ)器單元中的所選存儲(chǔ)器單元的各個(gè)部位的電壓的條件的示例的表格。在圖15的表格中，描述了在“寫入”、“擦除”和“讀出”中的每一個(gè)時(shí)的電壓Vmg、Vs、VCG和Vd、以及基極電壓Vb，它們分別是施加至作為如圖13圖示的存儲(chǔ)器單元MC的存儲(chǔ)器單元的存儲(chǔ)器柵極電極MG的電壓、施加至其源極區(qū)域的電壓、施加至其控制柵極電極CG的電壓和施加至其漏極區(qū)域的電壓、以及施加至在半導(dǎo)體襯底的上表面中的P型阱的基極電壓。
[0105]此處所提及的所選存儲(chǔ)器單元是被選擇作為待實(shí)現(xiàn)“寫入”、“擦除”或者“讀出”的目標(biāo)的存儲(chǔ)器單元。在圖13中圖示的非易失性存儲(chǔ)器示例中，將形成在存儲(chǔ)器單元中的每一個(gè)的存儲(chǔ)器柵極電極MG側(cè)的有源區(qū)域中的延伸區(qū)域EXl和擴(kuò)散區(qū)域DFl配置為源極區(qū)域，而將形成在存儲(chǔ)器單元的控制柵極電極CG側(cè)的有源區(qū)域中的延伸區(qū)域EX2和擴(kuò)散區(qū)域DF2配置為漏極區(qū)域。
[0106]在圖15的表中示出的電壓施加條件是電壓施加條件的優(yōu)選示例。由此，電壓施加條件不限于本示例，可按要求作出各種改變。在本實(shí)施例中，分別將以下動(dòng)作定義為“寫入”和“擦除”:將電子注入到氮化硅膜NI中，該氮化硅膜NI是在存儲(chǔ)器晶體管的ONO膜0N2(見圖13)中的電荷累積部分；以及將空穴注入到氮化硅膜NI中。
[0107]在圖15的表中，行A、B、C和D分別與用于寫入的方法和用于擦除的方法如下的情況對(duì)應(yīng):SSI模式和BTBT模式;SSI模式和FN模式;FN模式和BTBT模式；以及FN模式和FN模式。
[0108]可以將SSI模式理解為將熱電子注入到氮化硅膜NI中以在存儲(chǔ)器單元中實(shí)現(xiàn)寫入的動(dòng)作模式?？梢詫TBT模式理解為將熱電子注入到氮化硅膜NI中以在存儲(chǔ)器單元中實(shí)現(xiàn)擦除的動(dòng)作模式?？梢詫N模式理解為通過使電子或者空穴遂穿來實(shí)現(xiàn)寫入或者擦除的動(dòng)作模式。換言之，可以將在FN模式下的寫入理解為通過FN遂穿效應(yīng)將電子注入到氮化硅膜NI中以在存儲(chǔ)器單元中實(shí)現(xiàn)寫入的動(dòng)作模式，并且可以將在FN模式下的擦除理解為通過FN遂穿效應(yīng)將空穴注入到氮化硅膜NI中以在存儲(chǔ)器單元中實(shí)現(xiàn)擦除的動(dòng)作模式。在下文中，將對(duì)此進(jìn)行詳細(xì)描述。
[0109]這種存儲(chǔ)器單元的寫入模式被分類為:根據(jù)通過源極側(cè)注入的熱電子注入實(shí)現(xiàn)寫入的寫入模式(熱電子注入寫入模式)，其稱為所謂的SSI(源極側(cè)注入)模式；以及根據(jù)FN(Flower Nordheim)遂穿實(shí)現(xiàn)寫入的寫入模式(遂穿寫入模式)，其稱為所謂的FN模式。
[0110]在SSI模式下的寫入時(shí)，例如，向待實(shí)現(xiàn)寫入的所選存儲(chǔ)器單元的相應(yīng)部位施加如在圖15的表中的行A或者B的列“寫入動(dòng)作電壓”中示出的電壓(Vmg=10V、Vs = 5V、Vcg=lV、Vd = 0.5V和Vb = OV)，從而將電子注入至在所選存儲(chǔ)器單元的ONO膜0N2中的氮化硅膜NI。
[0111]此時(shí)，在兩個(gè)柵極電極(存儲(chǔ)器柵極電極MG與控制柵極電極CG)之間下方的溝道區(qū)域(在源極與漏極之間)中生成熱電子，并且將該熱電子注入到在存儲(chǔ)器柵極電極MG下方的作為電荷累積部分的氮化硅膜NI中。注入的熱電子(電子)被捕獲到在ONO膜0N2中的氮化硅膜NI中的陷阱能級(jí)中。結(jié)果，升高了存儲(chǔ)器晶體管的閾值電壓。簡言之，存儲(chǔ)器晶體管轉(zhuǎn)變?yōu)閷懭霠顟B(tài)。
[0112]在FN模式下的寫入時(shí)，向待實(shí)現(xiàn)寫入的所選存儲(chǔ)器單元的相應(yīng)部位施加如在圖15的表中的行C或者D的列“寫入動(dòng)作電壓”中示出的電壓(Vmg = -12V、Vs = 0V、Vcg = 0V、Vd =OV和Vb = OV)，從而使得在所選存儲(chǔ)器單元中，使電子從存儲(chǔ)器柵極電極MG遂穿以被注入到ONO膜0N2中的氮化硅膜NI中。這樣，實(shí)現(xiàn)了寫入。此時(shí)，通過FN遂穿(FN遂穿效應(yīng))使電子從存儲(chǔ)器柵極電極MG遂穿通過第二氧化硅膜(頂部氧化物膜)0X3，從而被注入到ONO膜0N2中。電子被捕獲到在ONO膜0N2中的氮化硅膜NI中的陷阱能級(jí)中。結(jié)果，存儲(chǔ)器晶體管的閾值電壓升高。簡言之，存儲(chǔ)器晶體管轉(zhuǎn)變?yōu)閷懭霠顟B(tài)。
[0113]在FN狀態(tài)下，也可以通過使電子從半導(dǎo)體襯底SB遂穿并且由此將電子注入到氮化硅膜NI中來實(shí)現(xiàn)寫入。在這種情況下，可以使得寫入動(dòng)作電壓為，例如，通過反轉(zhuǎn)在圖15的表中的行C或者D中的列“寫入動(dòng)作電壓”中的值的正或負(fù)而獲得的電壓。
[0114]這種存儲(chǔ)器單元的擦除模式分類為:根據(jù)通過BTBT(帶帶遂穿)的熱電子注入實(shí)現(xiàn)擦除的擦除模式(熱電子注入擦除模式)，其稱為所謂的BTBT模式；以及根據(jù)FN(FlowerNordheim)遂穿實(shí)現(xiàn)擦除的擦除模式(遂穿擦除模式)，其稱為所謂的FN模式。
[0115]在BTBT模式下，通過將通過BTBT生成的空穴注入到電荷累積部分(氮化硅膜NI)中來實(shí)現(xiàn)擦除。例如，向待實(shí)現(xiàn)擦除的所選存儲(chǔ)器單元的相應(yīng)部分施加如在圖15的表中的行A或者B的列“擦除動(dòng)作電壓”中示出的電壓(Vmg = -6V、Vs = 6V、Vcg = 0V、Vd =斷開(open)狀態(tài)、和Vb = OV)。這樣，通過BTBT現(xiàn)象生成空穴，并且然后通過電場來加速空穴，以將其注入到所選存儲(chǔ)器單元的氮化硅膜NI中。通過注入，降低了存儲(chǔ)器晶體管的閾值電壓。簡言之，存儲(chǔ)器晶體管轉(zhuǎn)變?yōu)椴脸隣顟B(tài)。
[0116]在FN模式下的擦除時(shí)，例如，向待實(shí)現(xiàn)擦除的所選存儲(chǔ)器單元的相應(yīng)部分施加如在圖15的表中的行B或者D的列“擦除動(dòng)作電壓”中示出的電壓!^!!^=]^^^、^^ =。^^、^^^ =。^^、Vd = OV和Vb = OV)，從而使得在所選存儲(chǔ)器單元中，使空穴從存儲(chǔ)器柵極電極MG遂穿，以被注入到氮化硅膜NI中。這樣，實(shí)現(xiàn)了擦除。此時(shí)，通過FN遂穿(FN遂穿效應(yīng))使空穴從存儲(chǔ)器柵極電極MG遂穿通過第二氧化硅膜(頂部氧化物膜)0X3，以被注入到ONO膜0N2中。將空穴捕獲到在ONO膜0Ν2中的氮化硅膜NI中的陷阱能級(jí)中。結(jié)果，降低了存儲(chǔ)器晶體管的閾值電壓。簡言之，存儲(chǔ)器晶體管轉(zhuǎn)變?yōu)椴脸隣顟B(tài)。
[0117]在FN模式下，也可以通過使空穴從半導(dǎo)體襯底SB遂穿并且由此注入到氮化硅膜NI中來實(shí)現(xiàn)擦除。在這種情況下，可以使得擦除動(dòng)作電壓為，例如，通過反轉(zhuǎn)在圖15的表中的行B或者D中的列“擦除動(dòng)作電壓”中的值的正或負(fù)而獲得的電壓。
[0118]當(dāng)實(shí)現(xiàn)讀出時(shí)，例如，向待實(shí)現(xiàn)讀出的所選存儲(chǔ)器單元的相應(yīng)部分施加如在圖15的表中的行A、B、C或者D的列“讀出動(dòng)作電壓”中示出的電壓。將在讀出的時(shí)候施加至存儲(chǔ)器柵極電極MG的電壓Vmg設(shè)置為在存儲(chǔ)器晶體管的在寫入狀態(tài)下的閾值電壓與存儲(chǔ)器晶體管的在擦除狀態(tài)下的閾值電壓之間的值，從而能夠?qū)懭霠顟B(tài)與擦除狀態(tài)彼此區(qū)分。
[0119]〈關(guān)于本實(shí)施例的有利效果〉
[0120]在下文中，將對(duì)在圖14中圖示的比較示例的半導(dǎo)體器件的問題、和本實(shí)施例中的有利效果進(jìn)行說明。圖14是該半導(dǎo)體器件的截面圖；并且將參照該附圖，對(duì)比較示例的動(dòng)作進(jìn)行描述。
[0121]在形成分每個(gè)離柵極型的MONOS存儲(chǔ)器的步驟中，可設(shè)想形成控制柵極電極、ONO膜、存儲(chǔ)器柵極電極，并且在這些構(gòu)件的兩側(cè)形成側(cè)壁，并且隨后將控制柵極電極、ONO膜、存儲(chǔ)器柵極電極和側(cè)壁用作掩膜，來將離子注入到包括有這些構(gòu)件的工件中，以形成用于源極/漏極區(qū)域的擴(kuò)散區(qū)域。在該步驟中為了形成擴(kuò)散區(qū)域所執(zhí)行的離子注入中，雜質(zhì)離子的劑量和注入能量為高，從而將雜質(zhì)離子注入到用作掩膜的存儲(chǔ)器柵極電極中，以從其上表面散布到存儲(chǔ)器柵極電極的深的區(qū)域。
[0122]此時(shí)，導(dǎo)致以下情況:轟擊到存儲(chǔ)器柵極電極中的每一個(gè)的上表面上的雜質(zhì)離子到達(dá)存儲(chǔ)器柵極電極的中間深度的情況；以及轟擊到存儲(chǔ)器柵極電極的上表面上的雜質(zhì)離子穿過存儲(chǔ)器柵極電極、到達(dá)ONO膜的在存儲(chǔ)器柵極電極正下方的區(qū)域的情況。注入到存儲(chǔ)器柵極電極中的雜質(zhì)離子的注入深度，在整個(gè)半導(dǎo)體晶片(半導(dǎo)體襯底)中是不均勻的、在存儲(chǔ)器柵極電極之間發(fā)生變化。在這種情況下，在隨后的步驟中在通過退火(例如，已經(jīng)參照?qǐng)D11進(jìn)行了描述的、在形成源極/漏極區(qū)域之后的退火)使存儲(chǔ)器柵極電極晶化時(shí)，由于在存儲(chǔ)器柵極電極之間的雜質(zhì)分布的差異，從而導(dǎo)致產(chǎn)生:在存儲(chǔ)器柵極電極之間的、在配置為存儲(chǔ)器柵極電極的晶體(晶粒)的形狀上的差異。
[0123]簡言之，在存儲(chǔ)器柵極電極之間，配置為這些電極的晶粒的粒徑等發(fā)生變化。因此，即使在使兩個(gè)或者更多個(gè)成品存儲(chǔ)器單元在相同的電壓條件下動(dòng)作的情況下，也可能會(huì)導(dǎo)致在存儲(chǔ)器柵極電極中的一些的底部中生成耗盡層、而在存儲(chǔ)器柵極電極中的其它中不生成耗盡層的情形。因此，使得分別在包括有該存儲(chǔ)器柵極電極的存儲(chǔ)器晶體管之間的閾值電壓產(chǎn)生差異，從而使得在存儲(chǔ)器單元之間性能發(fā)生變化。由此，存儲(chǔ)器不能正常地動(dòng)作，從而導(dǎo)致半導(dǎo)體器件可靠性劣化的問題。
[0124]這種問題是由于在晶化的時(shí)候在存儲(chǔ)器柵極電極中的相應(yīng)雜質(zhì)分布而導(dǎo)致的。由此，該問題變得顯著，尤其是當(dāng)被設(shè)置用于形成存儲(chǔ)器柵極電極的氮化硅膜在形成的時(shí)候被形成為非晶硅膜時(shí)。即使在在形成擴(kuò)散區(qū)域之前存儲(chǔ)器柵極電極由多晶硅膜(多晶硅膜)制成的情況下，在存儲(chǔ)器柵極電極的晶體結(jié)構(gòu)被用于形成擴(kuò)散區(qū)域的離子注入破壞以重新回到非晶態(tài)的情形下，該問題變得顯著。
[0125]該問題是由在存儲(chǔ)器柵極電極之間的雜質(zhì)濃差異導(dǎo)致的問題。因此，在形成被設(shè)置用于形成存儲(chǔ)器柵極電極的硅膜或者緊接在形成該膜之后時(shí)、將雜質(zhì)離子引入到該膜中的情況下，待在引入之后形成的存儲(chǔ)器柵極電極，將處于雜質(zhì)已經(jīng)分布到預(yù)定濃度的狀態(tài)下。由此，即使雜質(zhì)離子在形成擴(kuò)散區(qū)域的時(shí)候轟擊到存儲(chǔ)器柵極電極中，在存儲(chǔ)器柵極電極之間的雜質(zhì)濃度上的差異應(yīng)該是小的，不容易導(dǎo)致上面提及的問題。
[0126]總而言之，在形成硅膜或者緊接在形成硅膜之后、在形成延伸區(qū)域和擴(kuò)散區(qū)域的離子注入步驟中第一次將離子注入至存儲(chǔ)器柵極電極、而沒有將任何雜質(zhì)離子引入到用于形成存儲(chǔ)器柵極電極的硅膜中的情況中，該問題變得顯著。
[0127]在將存儲(chǔ)器柵極電極等用作掩膜以實(shí)現(xiàn)離子注入、從而形成擴(kuò)散區(qū)域的情況下，擔(dān)心的是雜質(zhì)離子穿透存儲(chǔ)器柵極電極轟擊到配置為ONO膜的頂部氧化物膜中，從而損壞頂部氧化物膜。在這種情況下，作為絕緣膜的頂部氧化物膜的可靠性被降低，導(dǎo)致了如下問題:在頂部氧化物膜下方的氮化硅膜的保持注入到該氮化物膜中的載流子(例如，電子)的性能劣化。簡言之，存儲(chǔ)器單元在數(shù)據(jù)保持性能上劣化。因此，存儲(chǔ)器的動(dòng)作可靠性降低，從而導(dǎo)致半導(dǎo)體器件的可靠性降低的問題。
[0128]為了克服這些問題，如圖14所示，作為比較示例，設(shè)想在形成了虛設(shè)ONO膜DON和每個(gè)虛設(shè)存儲(chǔ)器柵極電極DM的狀態(tài)下、形成擴(kuò)散區(qū)域DF，并且隨后新形成ONO膜和每個(gè)存儲(chǔ)器柵極電極。
[0129]換言之，在本示例中，在半導(dǎo)體襯底SB之上形成每個(gè)控制柵極電極CG和虛設(shè)ONO膜D0N，并且然后虛設(shè)存儲(chǔ)器柵極電極DM以側(cè)壁形式形成、與控制柵極電極CG的側(cè)壁中的一個(gè)相鄰。隨后，將虛設(shè)存儲(chǔ)器柵極電極DM和控制柵極電極CG用作掩膜以將離子注入到工件中。這樣，在虛設(shè)存儲(chǔ)器柵極電極DM和控制柵極電極CG的兩側(cè)形成擴(kuò)散區(qū)域DF對(duì)。
[0130]此時(shí)，使雜質(zhì)離子轟擊到虛設(shè)存儲(chǔ)器柵極電極DM中，以從虛設(shè)存儲(chǔ)器柵極電極DM的上表面散布到其下表面的附近。而且，在雜質(zhì)離子之中的、穿過虛設(shè)存儲(chǔ)器柵極電極DM的離子，對(duì)作為頂部氧化物膜(在電極DM下方)的犧牲氧化硅膜0X2造成損壞。在本示例中，在隨后的步驟中，去除虛設(shè)存儲(chǔ)器柵極電極DM和虛設(shè)ONO膜DON以使控制柵極電極CG和半導(dǎo)體襯底SB的相應(yīng)外表面暴露出來，并且隨后新形成ONO膜(未示出)和存儲(chǔ)器柵極電極(未示出)。新形成的存儲(chǔ)器柵極電極中的每一個(gè)的柵極長度，與虛設(shè)存儲(chǔ)器柵極電極DM的柵極長度基本上相同。
[0131]配置為新形成的ONO膜的頂部氧化物膜在形成擴(kuò)散區(qū)域DF時(shí)未被離子注入損壞，并且存儲(chǔ)器柵極電極不接收離子注入。因此，在比較示例的半導(dǎo)體器件中，可以避免存儲(chǔ)器單元的相應(yīng)性能由于在存儲(chǔ)器柵極電極之間的雜質(zhì)濃度的差異而在這些單元之間發(fā)生變化。而且，可以避免數(shù)據(jù)保持性能由于頂部氧化物膜的損壞而被降低。
[0132]然而，在比較示例中，離子注入在形成有虛設(shè)存儲(chǔ)器柵極電極DM的狀態(tài)下執(zhí)行，該虛設(shè)存儲(chǔ)器柵極電極DM中的每一個(gè)的柵極長度，與最終形成的存儲(chǔ)器柵極電極中的每一個(gè)的柵極長度相等。這樣，形成擴(kuò)散區(qū)域DF。由此，在比較示例中，與在每個(gè)存儲(chǔ)器柵極電極和對(duì)應(yīng)的控制柵極電極CG的側(cè)壁上形成側(cè)壁的狀態(tài)下執(zhí)行離子注入、從而形成擴(kuò)散區(qū)域的情況相比，在擴(kuò)散區(qū)域DF中的成對(duì)擴(kuò)散區(qū)域DF之間的間隔更小。因此，在比較示例中，電流在存儲(chǔ)器單元中的每一個(gè)的源極/漏極區(qū)域之間容易地流動(dòng)，從而使得避免在源極/漏極區(qū)域之間的泄漏電流(即，當(dāng)使存儲(chǔ)器單元不動(dòng)作時(shí)，生成斷開狀態(tài)電流)的特性(截止特性)劣化。由此，導(dǎo)致了半導(dǎo)體器件在可靠性上降低的問題。
[0133]隨著半導(dǎo)體器件被制作得更加微型化，該問題變得更加顯著。由此，除非該問題得到解決，否則會(huì)阻礙半導(dǎo)體器件在性能上的改進(jìn)。
[0134]當(dāng)如在對(duì)比示例中執(zhí)行的、在形成擴(kuò)散區(qū)域DF之后重新形成整個(gè)ONO膜時(shí)，向在形成新ONO膜的步驟中有關(guān)的半導(dǎo)體襯底SB施加更多的熱，從而使擴(kuò)散區(qū)域DF散布到更寬的范圍內(nèi)。由此，導(dǎo)致了截止特性進(jìn)一步劣化的問題。當(dāng)進(jìn)行重新設(shè)計(jì)，以便抑制在截止特性上的該劣化時(shí)，考慮到基于ONO膜的重新形成的熱擴(kuò)散，增加了半導(dǎo)體器件的制造成本。
[0135]在比較示例中，通過將虛設(shè)存儲(chǔ)器集電極DM用作掩膜來執(zhí)行離子注入，該虛設(shè)存儲(chǔ)器柵極電極DM中的每一個(gè)具有與在完成存儲(chǔ)器單元之后保留下來的存儲(chǔ)器柵極電極和控制柵極電極CG中的每一個(gè)的柵極長度相當(dāng)?shù)臇艠O長度。這樣，形成擴(kuò)散區(qū)域DF;由此，在平面圖中，擴(kuò)散區(qū)域DF中的每一個(gè)形成為與對(duì)應(yīng)的控制柵極電極CG和存儲(chǔ)器柵極電極部分地重疊，或者接觸這些構(gòu)件。
[0136]換言之，在平面圖中，擴(kuò)散區(qū)域DF和控制柵極電極CG彼此接觸、不彼此相距開。按照相同的方式，在平面圖中，擴(kuò)散區(qū)域DF和存儲(chǔ)器柵極電極MG彼此接觸、不彼此相距開。因此，變得難以:在與形成擴(kuò)散區(qū)域DF相比更接近溝道區(qū)域的位置處，形成在雜質(zhì)濃度上比擴(kuò)散區(qū)域DF更小的延伸區(qū)域。
[0137]由此，變得難以形成LDD結(jié)構(gòu)。該問題使得難以將被配置為存儲(chǔ)器單元中的每一個(gè)的晶體管的溝道實(shí)現(xiàn)為短的。針對(duì)該問題，可設(shè)想:通過從傾斜方向、將離子注入到半導(dǎo)體襯底SB的主表面中，來形成每個(gè)延伸區(qū)域。然而，當(dāng)在其中在擴(kuò)散區(qū)域DF中的成對(duì)擴(kuò)散區(qū)域DF之間的間隔為小的比較示例中、形成延伸區(qū)域時(shí)，在對(duì)應(yīng)存儲(chǔ)器單元的源極/漏極區(qū)域之間的電阻值被進(jìn)一步降低，從而導(dǎo)致截止特性進(jìn)一步劣化的問題。
[0138]與此相反，如已經(jīng)參照?qǐng)D3至圖5所描述的，在本實(shí)施例的半導(dǎo)體器件制造方法中，硅膜SF2和虛設(shè)存儲(chǔ)器柵極電極DMG中的每一個(gè)的厚度，與通過將存儲(chǔ)器柵極電極MG(見圖11)中的每一個(gè)的柵極長度和對(duì)應(yīng)側(cè)壁SW(見圖11)(這些構(gòu)件MG和SW將隨后形成)彼此相加而獲得的值相當(dāng)。換言之，在參照?qǐng)D5描述的步驟中，通過將在柵極長度上大于存儲(chǔ)器柵極電極MG的虛設(shè)存儲(chǔ)器柵極電極DMG用作掩膜，來執(zhí)行離子注入；由此，如圖8所示，在平面圖中，擴(kuò)散區(qū)域DFl中的每一個(gè)可以形成為與對(duì)應(yīng)存儲(chǔ)器柵極電極MG相距開。由此，可以在擴(kuò)散區(qū)域DFl與存儲(chǔ)器柵極電極MG之間的半導(dǎo)體襯底SB主表面中，形成擴(kuò)散區(qū)域EXl中的任何一個(gè)。
[0139]在本實(shí)施例中，用于源極區(qū)域中的每一個(gè)的擴(kuò)散區(qū)域DFl與用于對(duì)應(yīng)漏極區(qū)域的擴(kuò)散區(qū)域DF2不在參照?qǐng)D5描述的步驟中同時(shí)形成，而是如圖11所示，側(cè)壁SW在隨后的步驟中的一個(gè)中形成，并且隨后將側(cè)壁SW用作掩膜以將離子注入到工件中以形成擴(kuò)散區(qū)域DF2。由此，擴(kuò)散區(qū)域DF2可以形成在平面圖中與對(duì)應(yīng)控制柵極電極CG相距開的位置處。因此，可以使在形成擴(kuò)散區(qū)域DF2之前形成的延伸區(qū)域EX2中的每一個(gè)，保留在溝道區(qū)域中的一個(gè)與對(duì)應(yīng)擴(kuò)散區(qū)域DF2之間。
[0140]由此，在本實(shí)施例中，可以在被配置為存儲(chǔ)器單元MS(見圖13)中的每一個(gè)的部分的源極/漏極區(qū)域中，形成LDD結(jié)構(gòu)。而且，其擴(kuò)散區(qū)域DFl和DF2可以形成為彼此足夠地相距開，從而可以避免截止特性劣化。附加地，因?yàn)閿U(kuò)散區(qū)域DFl和DF2可以形成為彼此足夠地相距開，所以可以通過形成對(duì)應(yīng)延伸區(qū)域EXl和EX2，來避免在截止特性上的劣化。從而，由此產(chǎn)生的半導(dǎo)體器件可以在可靠性上得到改進(jìn)。
[0141]為了實(shí)現(xiàn)這種結(jié)構(gòu)，對(duì)于設(shè)置用于形成虛設(shè)存儲(chǔ)器柵極電極DMG的硅膜SF2(見圖3)，具有比設(shè)置用于形成存儲(chǔ)器柵極電極MG的硅膜SF3(見圖7)更大的膜厚度是足夠的。
[0142]在本實(shí)施例中，在虛設(shè)存儲(chǔ)器柵極電極DMG在膜厚度上較大的狀態(tài)下，形成擴(kuò)散區(qū)域DF1。之后，去除虛設(shè)存儲(chǔ)器柵極電極DMG，并且隨后新形成存儲(chǔ)器柵極電極MG。當(dāng)形成擴(kuò)散區(qū)域DF2時(shí)，存儲(chǔ)器柵極電極MG被光致抗蝕劑膜PR4(見圖11)覆蓋。由此，當(dāng)執(zhí)行離子注入以形成擴(kuò)散區(qū)域DFl和DF2時(shí)，無雜質(zhì)離子被引入到存儲(chǔ)器柵極電極MG中。因此，能夠避免由于在存儲(chǔ)器柵極電極MG之間的離子分布的變化而造成存儲(chǔ)器單元MC的相應(yīng)性能在其之間發(fā)生變化。由此，半導(dǎo)體器件可以在可靠性上得到改進(jìn)。
[0143]在圖10中圖示的步驟中，將存儲(chǔ)器柵極電極MG用作掩膜以執(zhí)行離子注入，用于形成延伸區(qū)域EX1。然而，以比用于形成擴(kuò)散區(qū)域DFl的離子注入更低的劑量和更低的能量，來向延伸區(qū)域EXl施加該離子注入。因此，轟擊到存儲(chǔ)器柵極電極MG的上表面上的雜質(zhì)離子，不到達(dá)存儲(chǔ)器柵極電極MG的下表面。簡言之，在雜質(zhì)離子分布上在存儲(chǔ)器柵極電極MG的相應(yīng)底部之間沒有發(fā)生變化。
[0144]由此，能夠避免出現(xiàn)，在存儲(chǔ)器柵極電極中的一些的底部中的每一個(gè)中生成耗盡層而在其它存儲(chǔ)器柵極電極中的每一個(gè)中不生成耗盡層的情形。結(jié)果，能夠避免:由于在分別包括這些存儲(chǔ)器柵極電極的存儲(chǔ)器晶體管之間的閾值電壓中生成差異，而使存儲(chǔ)器單元MC的性能在其間發(fā)生變化。由此，半導(dǎo)體器件可以在可靠性上得到改進(jìn)。
[0145]在本實(shí)施例中，在參照?qǐng)D6描述的步驟中，在不去除整個(gè)ONO膜ONl(見圖5)以新形成ONO膜的情況下，在將虛設(shè)存儲(chǔ)器柵極電極DMG用作掩膜以形成擴(kuò)散區(qū)域DFl的時(shí)候，僅去除犧牲氧化硅膜(頂部氧化物膜)0X2，該犧牲氧化硅膜(頂部氧化物膜)0X2是雜質(zhì)離子特別容易轟擊到的膜。之后，如圖7所示，新形成第二氧化硅膜(頂部氧化物膜)0X3;由此，能夠避免由于用于形成擴(kuò)散區(qū)域DFl的離子注入造成的任何損壞保留于第二氧化硅膜0X3。
[0146]由此，能夠避免以下情況:具有包括第二氧化硅膜0X3的ONO膜0N2(見圖13)的存儲(chǔ)器單元MC中的每一個(gè)，在數(shù)據(jù)保持性能上降低；以及存儲(chǔ)器單元MC在動(dòng)作可靠性上劣化。由此，半導(dǎo)體器件可以在可靠性上得到改進(jìn)。
[0147]在本實(shí)施例中，僅僅重新形成頂部氧化物膜;因此，與如在比較示例中執(zhí)行的重新形成整個(gè)ONO膜的情況相比，可以使在形成擴(kuò)散區(qū)域DFl之后外加到半導(dǎo)體襯底SB上的熱負(fù)載更小。由此，能夠避免在擴(kuò)散區(qū)域DFl內(nèi)部的雜質(zhì)離子進(jìn)一步地由于相關(guān)的一個(gè)或多個(gè)膜的形成而擴(kuò)散。因此，可以避免存儲(chǔ)器單元MC的截止特性的劣化，從而改進(jìn)半導(dǎo)體器件的可靠性。
[0148]在參照?qǐng)D5描述的步驟中，從虛設(shè)存儲(chǔ)器柵極電極DMG和光致抗蝕劑膜PRl暴露出來的這部分ONO膜ONl，由于離子注入而損壞。而且，配置為ONO膜ONl的部分的第一氧化硅膜0X1和氮化硅膜NI，保留在成品存儲(chǔ)器單元MC中。
[0149]如果虛設(shè)存儲(chǔ)器柵極電極中的每一個(gè)的柵極長度與隨后待形成的存儲(chǔ)器柵極電極中的每一個(gè)的柵極長度相當(dāng)，并且進(jìn)一步地使最初形成的ONO膜部分地部分地保留下來而不被去除，那么擔(dān)心的是在配置為存儲(chǔ)器單元的相應(yīng)部分的ONO膜中，與虛設(shè)存儲(chǔ)器柵極電極相鄰的ONO膜區(qū)域的由于用于形成擴(kuò)散區(qū)域的離子注入而受到的損壞，保留了下來。這是因?yàn)?，ONO膜的從虛設(shè)存儲(chǔ)器柵極電極暴露出來的任何區(qū)域所受到的損壞，也保留在其與暴露出來的部分相鄰并且定位在虛設(shè)存儲(chǔ)器柵極電極正下方的任何部分中。
[0150]然而，作為在參照?qǐng)D5描述的步驟中由于離子注入而受到損壞的其它部分的、這部分第一氧化硅膜0X1和氮化硅膜NI(其受到損壞的原因是這些部分從其柵極長度比存儲(chǔ)器柵極電極MG更大的虛設(shè)存儲(chǔ)器柵極電極DMG暴露出來)，是定位在與隨后待形成存儲(chǔ)器柵極電極MG的半導(dǎo)體襯底區(qū)域相距開的半導(dǎo)體襯底區(qū)域中的部分。而且，在參照?qǐng)D8描述的步驟中，通過去除從存儲(chǔ)器柵極電極MG暴露出來的這部分第一氧化硅膜0X1、氮化硅膜NI和第二氧化硅膜0X3，在參照?qǐng)D5描述的步驟中已經(jīng)受到損壞的第一氧化硅膜0X1和氮化硅膜NI，被完全地去除。
[0151]總而言之，第一氧化硅膜0X1和氮化硅膜NI的在參照?qǐng)D5描述的步驟中由于離子注入而受到損壞的區(qū)域，與第一氧化硅膜0X1和氮化硅膜NI的在圖8中圖示的隨后步驟中保留下來的區(qū)域相距開。換言之，ONO膜ONl的在參照?qǐng)D5描述的步驟中由于離子注入而受到損壞的區(qū)域，與ONO膜0N2的在存儲(chǔ)器柵極電極MG正下方并且在ONO膜0N2部分去除步驟之后保留下來的區(qū)域相距開。因此，可以避免損壞保留于ONO膜0N2。
[0152]在本實(shí)施例的半導(dǎo)體器件制造方法中，可以產(chǎn)生上面提及的有利效果，同時(shí)在不相對(duì)于通過不同的離子注入步驟來形成任何存儲(chǔ)器單元的源極區(qū)域及其漏極區(qū)域的用于制造分離柵極型MONOS存儲(chǔ)器的任何方法中所使用的掩膜的數(shù)量的相同數(shù)量、增加所使用的掩膜的數(shù)量的情況下，形成存儲(chǔ)器單元MC(見圖13)。這是因?yàn)?，可以在不使用任何掩膜的情況下按照自對(duì)準(zhǔn)的方式，形成被配置為ONO膜ONl和0N2以及虛設(shè)存儲(chǔ)器柵極電極DMG的膜。
[0153]而且，可以產(chǎn)生上面提及的有利效果，同時(shí)在不相對(duì)于包括以下情況的任何情況中所使用的步驟的數(shù)量的相同數(shù)量、增加所使用的步驟的數(shù)量的情況下，形成存儲(chǔ)器單元MC:通過不同的離子注入步驟，來配置存儲(chǔ)器單元、并且形成其中每個(gè)具有LDD結(jié)構(gòu)的任何源極區(qū)域和任何漏極區(qū)域;并且進(jìn)一步地，重新形成存儲(chǔ)器柵極電極和整個(gè)或部分ONO膜，如在對(duì)比示例中執(zhí)行的。由此，本實(shí)施例可以產(chǎn)生上面提及的有利效果，同時(shí)避免制造半導(dǎo)體器件的成本的增加。
[0154]上面已經(jīng)借由其實(shí)施例對(duì)本發(fā)明人做出的本發(fā)明進(jìn)行了詳細(xì)描述。然而，本發(fā)明不限于本實(shí)施例。由此，不言自明的，可以對(duì)實(shí)施例進(jìn)行各種改變，只要改變后的實(shí)施例不背離本發(fā)明的主題。
[0155]例如，可以更早地執(zhí)行參照?qǐng)D9和圖10描述的步驟中的任何一個(gè)。而且，可以通過相同的離子注入步驟來形成在圖9和圖1O中圖示的延伸區(qū)域EXl和EX2。
【主權(quán)項(xiàng)】
1.一種用于制造半導(dǎo)體器件的方法， 包括以下步驟: (a)準(zhǔn)備半導(dǎo)體襯底； (b)在所述半導(dǎo)體襯底的主表面之上，依次形成柵極絕緣膜和控制柵極電極； (C)在所述半導(dǎo)體襯底之上，形成在其中包括電荷保持部的第一絕緣膜，以覆蓋所述控制柵極電極； (d)在所述控制柵極電極兩側(cè)的、所述控制柵極電極的相應(yīng)側(cè)壁之上，以側(cè)壁的形式形成第一犧牲膜，以將第一絕緣膜中介在所述側(cè)壁中的每一個(gè)與所述控制柵極電極之間； (e)將與所述控制柵極電極的所述側(cè)壁中的一個(gè)側(cè)壁相鄰的這部分所述第一犧牲膜用作掩膜，以將預(yù)定導(dǎo)電類型的雜質(zhì)離子注入到所述半導(dǎo)體襯底的所述主表面中，從而形成第一半導(dǎo)體區(qū)域； (f)在所述步驟(e)之后，去除所述第一犧牲膜； (g)在與所述控制柵極電極的所述側(cè)壁中的一個(gè)側(cè)壁相鄰的位置處，形成存儲(chǔ)器柵極電極，所述側(cè)壁為所述第一半導(dǎo)體區(qū)域側(cè)的側(cè)壁； (h)去除從所述存儲(chǔ)器柵極電極暴露出來的這部分所述第一絕緣膜； (i)在所述半導(dǎo)體襯底的主表面區(qū)域之中的、與所述控制柵極電極相鄰的區(qū)域之上，形成所述導(dǎo)電類型的第二半導(dǎo)體區(qū)域，所述區(qū)域?yàn)榕c這些主表面區(qū)域之中的存儲(chǔ)器柵極電極定位區(qū)域相對(duì)的主表面區(qū)域，并且在所述半導(dǎo)體襯底的主表面區(qū)域之上形成所述導(dǎo)電類型的第三半導(dǎo)體區(qū)域，所述區(qū)域在所述存儲(chǔ)器柵極電極與所述第一半導(dǎo)體區(qū)域之間；以及 (j)在所述半導(dǎo)體襯底的主表面區(qū)域之上，形成所述導(dǎo)電類型的第四半導(dǎo)體區(qū)域，所述主表面區(qū)域在所述控制柵極電極之側(cè)、并且與所述主表面的所述存儲(chǔ)器柵極電極定位區(qū)域相對(duì)； 其中所述第二半導(dǎo)體區(qū)域和所述第三半導(dǎo)體區(qū)域在雜質(zhì)濃度上小于所述第一半導(dǎo)體區(qū)域和所述第四半導(dǎo)體區(qū)域;并且 其中所述第一半導(dǎo)體區(qū)域、所述第二半導(dǎo)體區(qū)域、所述第三半導(dǎo)體區(qū)域和所述第四半導(dǎo)體區(qū)域、所述控制柵極電極和所述存儲(chǔ)器柵極電極配置為非易失性存儲(chǔ)器的存儲(chǔ)器單J L ο2.根據(jù)權(quán)利要求1所述的用于制造半導(dǎo)體器件的方法， 其中在所述控制柵極電極的柵極長度的方向上，所述第一犧牲膜的寬度大于所述存儲(chǔ)器柵極電極的柵極長度。3.根據(jù)權(quán)利要求1所述的用于制造半導(dǎo)體器件的方法， 其中在所述步驟(c)中，所述第一絕緣膜形成為包括第二絕緣膜、電荷累積膜和第二犧牲膜，所述第二絕緣膜、所述電荷累積膜和所述第二犧牲膜按照該順序形成在所述半導(dǎo)體襯底之上， 其中在所述步驟(f)中，去除所述第一犧牲膜和所述第二犧牲膜，并且 其中在所述步驟(f)之后并且在所述步驟(g)之前，形成覆蓋所述電荷累積膜的第三絕緣膜。4.根據(jù)權(quán)利要求3所述的用于制造半導(dǎo)體器件的方法， 其中在所述步驟(j)之后，所述第三絕緣膜在雜質(zhì)濃度上小于所述電荷累積膜。5.根據(jù)權(quán)利要求1所述的用于制造半導(dǎo)體器件的方法， 其中在所述步驟(j)之后，在所述存儲(chǔ)器柵極電極中的磷的濃度與砷的濃度之比小于在所述第一絕緣膜中的磷的濃度與砷的濃度之比。6.根據(jù)權(quán)利要求1所述的用于制造半導(dǎo)體器件的方法， 其中所述第二半導(dǎo)體區(qū)域和所述第三半導(dǎo)體區(qū)域在區(qū)域形成深度上小于所述第一半導(dǎo)體區(qū)域和所述第四半導(dǎo)體區(qū)域。7.根據(jù)權(quán)利要求1所述的用于制造半導(dǎo)體器件的方法， 其中在所述步驟(i)中，所述第二半導(dǎo)體區(qū)域和所述第三半導(dǎo)體區(qū)域通過將離子注入至所述半導(dǎo)體襯底的所述主表面而形成，并且 其中在所述步驟(e)和(j)中，所述第一半導(dǎo)體區(qū)域和所述第四半導(dǎo)體區(qū)域中的每一個(gè)通過在所述步驟(i)中執(zhí)行的所述離子注入或者通過比所述離子注入能量更高的離子注入而形成。8.根據(jù)權(quán)利要求1所述的用于制造半導(dǎo)體器件的方法， 在所述步驟(i)之后并且在所述步驟(j)之前，進(jìn)一步包括:形成第四絕緣膜的步驟(jl)，所述第四絕緣膜是側(cè)壁的形式、并且與所述控制柵極電極的所述側(cè)壁中的一個(gè)側(cè)壁相鄰，所述側(cè)壁為與所述存儲(chǔ)器柵極電極側(cè)的側(cè)壁相對(duì)的側(cè)壁。9.根據(jù)權(quán)利要求1所述的用于制造半導(dǎo)體器件的方法， 其中在所述步驟(j)中，所述第四半導(dǎo)體區(qū)域在所述存儲(chǔ)器柵極電極被保護(hù)膜覆蓋的狀態(tài)下形成。10.根據(jù)權(quán)利要求1所述的用于制造半導(dǎo)體器件的方法， 其中在所述步驟(j)之后，所述存儲(chǔ)器柵極電極在雜質(zhì)濃度上小于所述第一半導(dǎo)體區(qū)域。11.根據(jù)權(quán)利要求1所述的用于制造半導(dǎo)體器件的方法， 其中在所述步驟(e)中，所述第一絕緣膜的從所述第一犧牲膜暴露出來的區(qū)域的定位與在所述步驟(h)中的所述第一絕緣膜的定位在所述存儲(chǔ)器柵極電極正下方的區(qū)域相距開。12.根據(jù)權(quán)利要求1所述的用于制造半導(dǎo)體器件的方法， 其中在所述步驟(g)中，所述存儲(chǔ)器柵極電極形成為非晶狀態(tài)。13.根據(jù)權(quán)利要求1所述的用于制造半導(dǎo)體器件的方法， 其中在所述步驟(g)中形成的所述存儲(chǔ)器柵極電極包括本征半導(dǎo)體。14.根據(jù)權(quán)利要求1所述的用于制造半導(dǎo)體器件的方法， 其中所述步驟(i)包括以下步驟: (11)通過向所述半導(dǎo)體襯底的所述主表面區(qū)域應(yīng)用離子注入，形成所述導(dǎo)電類型的所述第二半導(dǎo)體區(qū)域，所述區(qū)域在所述控制柵極電極的所述側(cè)、并且與所述主表面的所述存儲(chǔ)器柵極電極定位區(qū)域相對(duì)；以及 (12)通過將所述存儲(chǔ)器柵極電極用作保護(hù)膜，通過向所述半導(dǎo)體襯底的所述主表面區(qū)域應(yīng)用離子注入，形成所述導(dǎo)電類型的所述第三半導(dǎo)體區(qū)域，所述區(qū)域在所述存儲(chǔ)器柵極電極與所述第一半導(dǎo)體區(qū)域之間。
【文檔編號(hào)】H01L21/336GK106024852SQ201610131660
【公開日】2016年10月12日
【申請(qǐng)日】2016年3月8日
【發(fā)明人】三原龍善
【申請(qǐng)人】瑞薩電子株式會(huì)社