半導(dǎo)體器件及包括該半導(dǎo)體器件的集成裝置制造方法
【專利摘要】本實用新型提供一種半導(dǎo)體器件及包括該半導(dǎo)體器件的集成裝置。該半導(dǎo)體器件包括：襯底；在所述襯底上的緩沖層；補(bǔ)償區(qū)，所述補(bǔ)償區(qū)包括位于所述緩沖層上的p區(qū)和n區(qū)；以及位于所述補(bǔ)償區(qū)上的晶體管單元，所述晶體管單元包括源區(qū)、體區(qū)、柵電極、以及至少在柵電極和體區(qū)之間形成的柵極電介質(zhì)。所述柵極電介質(zhì)具有在12nm到50nm的范圍內(nèi)的厚度。
【專利說明】 半導(dǎo)體器件及包括該半導(dǎo)體器件的集成裝置
【技術(shù)領(lǐng)域】
[0001]本實用新型涉及半導(dǎo)體器件及包括該半導(dǎo)體器件的集成裝置，尤其涉及一種具有邏輯電平閾值電壓的超結(jié)器件及包括該超結(jié)器件的集成裝置。
【背景技術(shù)】
[0002]超結(jié)器件采用的想法是通過在通態(tài)電流路徑的區(qū)域附近添加相反極性的電荷來補(bǔ)償剩余電荷以實現(xiàn)非常地的特定Rdsmi值。一般用于垂直器件的結(jié)構(gòu)采用垂直的η摻雜柱和P摻雜柱，通過溝槽刻蝕和再填充來形成所述η摻雜柱和P摻雜柱，或者通過多次外延布置來形成所述η摻雜柱和P摻雜柱。
[0003]這種非常低的特定Rlism值使得能夠?qū)崿F(xiàn)非常小的器件面積(標(biāo)準(zhǔn)MOSFET的w/r)，形成非?？焖俚拈_關(guān)器件(低電容CeD，CGS, Cds)ο快速開關(guān)是例如開關(guān)模式電源中的非常低的開關(guān)損耗的基礎(chǔ)，近年來開關(guān)模式電源已經(jīng)明顯提高了效率。
[0004]為了具有充足的抗噪性，現(xiàn)有的超結(jié)器件的柵極閾值電壓在3.5V到5V的范圍內(nèi)，達(dá)到完全導(dǎo)通時柵極電壓為大約IOV到12V。
[0005]這阻礙了進(jìn)一步的效率改善，因為開關(guān)速度和由此的開關(guān)損耗與完全導(dǎo)通所需的電壓擺幅密切相關(guān)。
[0006]現(xiàn)有解決方案采用Vth > 3.5V，其缺點是:
[0007]-比較低柵極閾值電壓的開關(guān)損耗高；
[0008]-較高的驅(qū)動損耗；具有較低柵極閾值電壓的器件可以被相同的驅(qū)動電流驅(qū)動得更快得多或者在較小的驅(qū)動功率下以相同的速度被驅(qū)動；
[0009]-現(xiàn)有的功率器件不能直接利用TTL或CMOS級驅(qū)動；它們需要升壓器/電平移動器級。
[0010]圖2a不出了現(xiàn)有的PFC (Power Factor Correction,功率因子校正)級20,其使用具有正常電平閾值電壓(例如Vth=3V-5V)的功率MOSFET 22。該解決方案需要在控制器24之后產(chǎn)生PWM用于電壓/電流控制另一升壓器級26，該升壓器級26在適當(dāng)?shù)碾娏麟娖较庐a(chǎn)生在10V-15V的范圍內(nèi)的柵極電壓用于功率MOSFET 22。盡管使用了該另一升壓器級26，該解決方案通常需要另一電壓域(例如20V-30V)來供給升壓器26并且支持驅(qū)動功率MOSFET 22。然而，這意味著在附加的器件成本、面積和較高損耗方面要付出更多。
[0011]類似的例子在圖3a中示出。圖3a示出了反激拓?fù)浣Y(jié)構(gòu)(Flyback topology)30,其使用具有正常電平閾值電壓(例如，Vth=3-5V)的現(xiàn)有功率MOSFET 32。該解決方案需要在控制器34之后產(chǎn)生PWM用于電壓/電流控制另一升壓器級36，該升壓器級36在適當(dāng)?shù)碾娏麟娖较庐a(chǎn)生在10V-15V的范圍內(nèi)的柵極電壓用于功率MOSFET 32。盡管使用了該另一升壓器級36，該解決方案通常需要另一電壓域(例如20V-30V)來供給升壓器36并且支持驅(qū)動功率MOSFET 32。然而，這意味著在附加的器件成本、面積和較高損耗方面要付出更多。
[0012]因此，需要一種具有較低邏輯電平閾值電壓同時還具有充足的抗噪性的結(jié)構(gòu)。
【發(fā)明內(nèi)容】

[0013]本實用新型提出了實施1.2V-2V的邏輯電平Vth (優(yōu)選為1.6V)用于超結(jié)MOSFET。這里，Vth是超結(jié)MOSFET的柵極閾值電壓。對于這些器件，然后在Ves=4.5V下評定RDSm。然而，這些器件還應(yīng)該能夠承受得住大約IOV的Ves電壓以處理電壓尖刺而不會產(chǎn)生柵極氧化物退化。該實施方式可以通過使用在12 nm到50 nm的范圍內(nèi)的適當(dāng)厚度的柵極氧化物和經(jīng)調(diào)整的溝道區(qū)摻雜水平來完成。
[0014]為了改善可能得到的低抗噪性，還提出了將柵極驅(qū)動器和/或控制器級與功率MOSFET非常近地集成以最小化柵極環(huán)路。該集成可以單片地、逐個芯片地(chip-by-chip)或者以芯片上芯片(chip-on-chip)的形式來實現(xiàn)。
[0015]這些措施通過降低開關(guān)損耗以及驅(qū)動損耗將會帶來明顯的效率改善。該方法還提供了設(shè)計優(yōu)勢，因為設(shè)計工程師不必要關(guān)心信號完整性并且通過更加集成化的方案獲得了板上空間。
[0016]因此，根據(jù)本實用新型的一個方面，提供一種半導(dǎo)體器件，其包括:
[0017]襯底；
[0018]在所述襯底上的緩沖層；
[0019]補(bǔ)償區(qū)，所述補(bǔ)償區(qū)包括位于所述緩沖層上的P區(qū)和η區(qū)；以及
[0020]位于所述補(bǔ)償區(qū)上的晶體管單元，所述晶體管單元包括源區(qū)、體區(qū)、柵電極、以及至少在柵電極和體區(qū)之間形成的柵極電介質(zhì)，
[0021]其特征在于,所述柵極電介質(zhì)具有在12 nm到50 nm的范圍內(nèi)的厚度。
[0022]在一些實施例中，所述半導(dǎo)體器件具有在1V-2V范圍內(nèi)的柵極閾值電壓。
[0023]在一些實施例中，所述半導(dǎo)體器件具有在1.2V-2V范圍內(nèi)的柵極閾值電壓。
[0024]在一些實施例中，所述半導(dǎo)體器件具有1.6V的柵極閾值電壓。
[0025]在一些實施例中，所述緩沖層具有比所述η區(qū)低的摻雜濃度。
[0026]在一些實施例中，所述緩沖層具有朝向襯底增加的摻雜濃度。
[0027]在一些實施例中，所述緩沖層包括所述襯底上的第一子層和第一子層上的第二子層，并且第二子層的摻雜高于第一子層的摻雜。
[0028]在一些實施例中，所述緩沖層包括所述襯底上的第一部分和第一部分上的第二部分，并且第一部分具有朝向襯底增加的摻雜濃度。
[0029]在一些實施例中，所述半導(dǎo)體器件是超結(jié)器件。
[0030]根據(jù)本實用新型的另一個方面，提供一種集成裝置，其包括:
[0031]如上所述的半導(dǎo)體器件中的任何一個；和
[0032]與所述半導(dǎo)體器件集成在一起用于控制所述半導(dǎo)體器件的操作的控制器，
[0033]其中所述半導(dǎo)體器件直接被所述控制器驅(qū)動。
[0034]在一些實施例中，所述控制器與所述半導(dǎo)體器件單片地、逐個芯片地或者以芯片上芯片的形式集成。
[0035]在一些實施例中，所述集成裝置采用反激式拓?fù)浣Y(jié)構(gòu)。
[0036]在一些實施例中，所述集成裝置采用LLC拓?fù)浣Y(jié)構(gòu)。
[0037]在一些實施例中，所述集成裝置采用TTF拓?fù)浣Y(jié)構(gòu)。
[0038]在一些實施例中，所述集成裝置采用ZVS拓?fù)浣Y(jié)構(gòu)。[0039]在一些實施例中，所述集成裝置采用PFC拓?fù)浣Y(jié)構(gòu)。
【專利附圖】

【附圖說明】
[0040]本實用新型的這些和其它特征和優(yōu)點將通過以下參考附圖的詳細(xì)描述而變得明顯，在附圖中:
[0041]圖1示意性地示出根據(jù)本實用新型的超結(jié)晶體管的三個非限制性實例的截面圖。
[0042]圖2a示出了使用具有正常電平閾值電壓的功率MOSFET的現(xiàn)有PFC級。
[0043]圖2b示出了根據(jù)本實用新型的一個實施例的使用具有邏輯電平閾值電壓的超結(jié)MOSFET 的 PFC 級。
[0044]圖3a示出了使用具有正常電平閾值電壓的功率MOSFET的現(xiàn)有反激式變換器。
[0045]圖3b示出了根據(jù)本實用新型的一個實施例的使用具有邏輯電平閾值電壓的超結(jié)MOSFET的反激式變換器。
【具體實施方式】
[0046]現(xiàn)在將參考示出本實用新型的實施例的附圖在下文中更全面地描述本實用新型的實施例。然而，本實用新型可以以許多不同的形式來具體實施并且不應(yīng)該被解釋為受限于本文所闡述的實施例。更確切地說，提供這些實施例是為了使該公開內(nèi)容更徹底和完整，并且將向本領(lǐng)域技術(shù)人員全面地傳達(dá)本實用新型的范圍。遍及全文，相似的數(shù)字指代相似的元件。此外，附圖中示出的各個層和區(qū)只是示意性的并且沒有必要按比例繪制。因此本實用新型不限于附圖中示出的相對大小、間距和對準(zhǔn)。另外，正如本領(lǐng)域技術(shù)人員所認(rèn)識的，本文提到的形成于襯底或其它層上的層可以指直接形成在襯底或其它層上的層，也可以指在襯底或其它層上形成的一個或多個居間層上的層。而且，術(shù)語“第一導(dǎo)電類型”和“第二導(dǎo)電類型”指的是相反的導(dǎo)電類型，例如N或P型，然而，這里所描述和示出的每個實施例也包括其互補(bǔ)實施例。
[0047]在本文中所使用的術(shù)語僅僅為了描述特定實施例的目的并且不意圖限制本實用新型。如本文所使用的那樣，單數(shù)形式“一”、“一個”和“該”意圖也包括復(fù)數(shù)形式，除非上下文以其它方式明確指示。還將理解，當(dāng)在本文使用術(shù)語“包括”和/或“包含”時，其指定所敘述的特征、整體、步驟、操作、元件和/或部件的存在，但是不排除一個或多個其它特征、整體、步驟、操作、元件、部件和/或其組群的存在或添加。
[0048]除非以其它方式限定，本文所使用的所有術(shù)語(包括技術(shù)和科學(xué)術(shù)語)具有與如本實用新型所屬領(lǐng)域的技術(shù)人員通常理解的含義相同的含義。還將理解本文所使用的術(shù)語應(yīng)該被解釋為具有與它們在該說明書的背景以及相關(guān)領(lǐng)域中的含義一致的含義，并且將不會以理想化或過分形式的方式解釋，除非在本文中明確如此限定。
[0049]附圖通過在摻雜類型“η”或“p”旁邊指示或“ + ”來說明相對摻雜濃度。例如，“η-”表示低于“η”摻雜區(qū)域的摻雜濃度的摻雜濃度，而“η+”摻雜區(qū)域具有比“η “摻雜區(qū)域高的摻雜濃度。相同的相對摻雜濃度的摻雜區(qū)域沒有必要具有相同的絕對摻雜濃度。例如，兩個不同的“η”摻雜區(qū)域可以具有相同或不同的絕對摻雜濃度。
[0050]圖1示意性地示出根據(jù)本實用新型的超結(jié)晶體管的三個非限制性實例的截面圖。示出了多種用于實現(xiàn)補(bǔ)償區(qū)和可選緩沖區(qū)的可能性，其中P表示單元間距，W表示柵電極尺寸。這些實例并非限制性的，其可以以任何方式結(jié)合成不同的方案。為簡單起見，僅一部分有源區(qū)，即，承載垂直負(fù)載電流的區(qū)域的截面被示出。而晶體管的其它部分，如邊緣終止系統(tǒng)，劃片區(qū)或者柵極連接并未在圖1中明確示出。所示出的器件具有半導(dǎo)體本體，其具有補(bǔ)償區(qū)，所述補(bǔ)償區(qū)包括P區(qū)(P柱)130和η區(qū)(η柱)134，其中所述補(bǔ)償，即在垂直方向上P柱和η柱之間的摻雜的差，既可以是均勻的也可以是可變的。
[0051]所述補(bǔ)償區(qū)被連接至MOS晶體管單元，MOS晶體管單元包括源區(qū)118，體區(qū)138和控制柵極114。在所示出的實例中，所述柵極被構(gòu)建成位于所述半導(dǎo)體本體頂部的平面柵電極。然而，所述柵極也能夠在刻蝕進(jìn)所述半導(dǎo)體本體中的溝槽中實現(xiàn)。
[0052]絕緣結(jié)構(gòu)140，例如氧化物，將所述柵極114與所述體區(qū)138，所述源區(qū)118，所述η區(qū)(η柱)134以及金屬化層110電隔離。并且，所述絕緣結(jié)構(gòu)140在所述柵極114下面的那部分可用作柵極絕緣層。
[0053]所述晶體管的漏極128連接至高摻雜的襯底124?？蛇x緩沖層126可以位于所述襯底和所述補(bǔ)償區(qū)之間。所述緩沖層具有與襯底相同的導(dǎo)電類型，但具有比該襯底更低濃度的摻雜。在垂直方向上所述緩沖層的摻雜可以是變化的。例如，圖1中部所示的截面描繪了所述緩沖層中逐步變化的摻雜水平。例如，所述緩沖層可以包括多個子層，如第一子層(緩沖層I)和第二子層(緩沖層2)，并且所述第二子層的摻雜可以高于所述第一子層的摻雜。又例如，圖1右部所示的截面描繪了所述η區(qū)(η柱)134的摻雜沿著自所述絕緣結(jié)構(gòu)140至所述緩沖層126的方向逐步增加和/或逐漸增加。根據(jù)一個實施例(圖1中未示出)，η區(qū)(η柱)的摻雜和/或P區(qū)(P柱)的摻雜可以沿著自所述絕緣結(jié)構(gòu)140至所述緩沖層126的方向具有一個或多個局部摻雜最大量及一個或多個局部摻雜最小量。
[0054]各源極接觸通過所述金屬化層110電相連，所述金屬化層在芯片的頂面構(gòu)建公共源極焊盤。各個單元柵極114通過多晶硅相連以在頂面構(gòu)建與金屬化部的公共柵極接觸。并且因此，具有相同或不同的金屬化部的兩個電極(一個用于源極，另一個用于柵極)被設(shè)置在器件頂面并且借助例如硅氧化物或硅氮化物鈍化層或者借助二者彼此隔離。所述漏極接觸構(gòu)建在器件的后部并且被超結(jié)器件的金屬化部128覆蓋。
[0055]圖2b示出根據(jù)本實用新型的一個實施例的使用具有邏輯電平閾值電壓的超結(jié)MOSFET 222的PFC (功率因子校正)級200 (在該圖中，邏輯電平=LL)。
[0056]與圖2a的現(xiàn)有PFC級20相比，根據(jù)本實用新型的一個實施例的超結(jié)MOSFET 222具有在1-2V范圍內(nèi)的邏輯電平閾值電壓，優(yōu)選在1.2-2V范圍內(nèi)，更優(yōu)選為1.6V。在這種情況下，PFC級200可以提供直接從控制器224的輸出到超結(jié)MOSFET 222的容易的控制。在一個實施例中，PFC級200可以提供在3V到5V范圍內(nèi)的柵極電壓用于超結(jié)MOSFET 222。根據(jù)本實用新型，在1-2V范圍內(nèi)的邏輯電平閾值電壓可以通過使用超結(jié)MOSFET的適當(dāng)厚度(例如在12 nm到50 nm的范圍內(nèi))的柵極氧化物和經(jīng)調(diào)整的溝道區(qū)摻雜水平來實現(xiàn)。因此，在本實施例中，由于超級MOSFET 222可以直接被控制器224驅(qū)動，因此可以省略如在圖2a的現(xiàn)有PFC級20中使用的另一升壓器級并由此可以省略另一電壓域，從而可以節(jié)省器件成本和面積，可以降低器件開關(guān)損耗，并且可以改善器件的開關(guān)速度。
[0057]類似的例子在圖3b中示出，圖3b示出了根據(jù)本實用新型的一個實施例的使用具有邏輯電平閾值電壓的超結(jié)MOSFET 332的反激式變換器300 (在該圖中，邏輯電平=LL)。
[0058]與圖3a的現(xiàn)有反激式拓?fù)浣Y(jié)構(gòu)30相比，根據(jù)本實用新型的一個實施例的超結(jié)MOSFET 332具有在1_2V范圍內(nèi)的邏輯電平閾值電壓，優(yōu)選在1.2-2V范圍內(nèi)，更優(yōu)選為
1.6V。在這種情況下，反激式變換器300可以提供直接從控制器334的輸出到超結(jié)MOSFET332的容易的控制。在一個實施例中，反激式變換器300可以提供在3V到5V范圍內(nèi)的柵極電壓用于超結(jié)MOSFET 332。根據(jù)本實用新型，在1_2V范圍內(nèi)的邏輯電平閾值電壓可以通過使用超結(jié)MOSFET的適當(dāng)厚度(例如在12 nm到50 nm的范圍內(nèi))的柵極氧化物和經(jīng)調(diào)整的溝道區(qū)摻雜水平來實現(xiàn)。因此，在本實施例中，由于超級MOSFET 332可以直接被控制器334驅(qū)動，因此可以省略如在圖3a的現(xiàn)有反激式變換器30中使用的另一升壓器級并由此可以省略另一電壓域，從而可以節(jié)省器件成本和面積，可以降低器件開關(guān)損耗，并且可以改善器件的開關(guān)速度。
[0059]這些例子并不是限制性的，并且還可以適用于其他AC/DC和DC/DC功率變換拓?fù)浣Y(jié)構(gòu)，例如LLC (其指的是由兩個電感器和一個電容器構(gòu)成的諧振環(huán)結(jié)構(gòu))拓?fù)浣Y(jié)構(gòu)，TTF(Two Transistor Forward,雙晶體管正激)拓?fù)浣Y(jié)構(gòu)和 ZVS (Zero Voltage Switching,零電壓變換)拓?fù)浣Y(jié)構(gòu)。
[0060]另一方面，根據(jù)本實用新型，為了改善可能得到的低抗噪性，柵極驅(qū)動器和/或控制器級可以與功率MOSFET非常近地集成以最小化柵極環(huán)路。該集成可以單片地、逐個芯片地或者以芯片上芯片的形式來實現(xiàn)。這些措施通過降低開關(guān)損耗以及驅(qū)動損耗將會帶來明顯的效率改善。該方法還提供了設(shè)計優(yōu)勢，因為設(shè)計工程師在更多集成方案的情況下或許不會留意信號完整性和增益板空間。
[0061]盡管上文已經(jīng)通過示例性實施例詳細(xì)描述了本實用新型及其優(yōu)點，但是本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，在不脫離由所附權(quán)利要求限定的本實用新型的精神和范圍的情況下，可以對本實用新型進(jìn)行多種替換和變型。
[0062]參考標(biāo)記說明:
[0063]110:源極/金屬
[0064]114:柵極
[0065]130:p 柱
[0066]134:n 柱
[0067]126:緩沖層
[0068]126-1:緩沖層 I
[0069]126-2:緩沖層 2
[0070]124:襯底
[0071]128:漏極/金屬。
【權(quán)利要求】
1.一種半導(dǎo)體器件，包括: 襯底； 在所述襯底上的緩沖層； 補(bǔ)償區(qū)，所述補(bǔ)償區(qū)包括位于所述緩沖層上的P區(qū)和η區(qū)；以及位于所述補(bǔ)償區(qū)上的晶體管單元，所述晶體管單元包括源區(qū)、體區(qū)、柵電極、以及至少在柵電極和體區(qū)之間形成的柵極電介質(zhì)， 其特征在于，所述柵極電介質(zhì)具有在12 nm到50 nm的范圍內(nèi)的厚度。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述半導(dǎo)體器件具有在1V-2V范圍內(nèi)的柵極閾值電壓。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其特征在于，所述半導(dǎo)體器件具有在1.2V-2V范圍內(nèi)的柵極閾值電壓。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述半導(dǎo)體器件具有1.6V的柵極閾值電壓。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述緩沖層具有比所述η區(qū)低的摻雜濃度。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述緩沖層具有朝向襯底增加的摻雜濃度。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述緩沖層包括所述襯底上的第一子層和第一子層上的第二子層，并且第二子層的摻雜高于第一子層的摻雜。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述緩沖層包括所述襯底上的第一部分和第一部分上的第二部分，并且第一部分具有朝向襯底增加的摻雜濃度。
9.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述半導(dǎo)體器件是超結(jié)器件。
10.一種集成裝置，包括: 根據(jù)權(quán)利要求1-9中的任一項所述的半導(dǎo)體器件；和 與所述半導(dǎo)體器件集成在一起用于控制所述半導(dǎo)體器件的操作的控制器， 其中所述半導(dǎo)體器件直接被所述控制器驅(qū)動。
11.根據(jù)權(quán)利要求10所述的集成裝置，其特征在于，所述控制器與所述半導(dǎo)體器件單片地、逐個芯片地或者以芯片上芯片的形式集成。
12.根據(jù)權(quán)利要求10或11所述的集成裝置，其特征在于，所述集成裝置采用反激式拓?fù)浣Y(jié)構(gòu)。
13.根據(jù)權(quán)利要求10或11所述的集成裝置，其特征在于，所述集成裝置采用LLC拓?fù)浣Y(jié)構(gòu)。
14.根據(jù)權(quán)利要求10或11所述的集成裝置，其特征在于，所述集成裝置采用TTF拓?fù)浣Y(jié)構(gòu)。
15.根據(jù)權(quán)利要求10或11所述的集成裝置，其特征在于，所述集成裝置采用ZVS拓?fù)浣Y(jié)構(gòu)。
16.根據(jù)權(quán)利要求10或11所述的集成裝置，其特征在于，所述集成裝置采用PFC拓?fù)浣Y(jié)構(gòu)。
【文檔編號】H01L29/423GK203800053SQ201320675145
【公開日】2014年8月27日 申請日期:2013年10月30日 優(yōu)先權(quán)日:2013年10月30日
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