專利名稱：導電插塞的形成方法
技術領域：
本發(fā)明涉及半導體制造領域，特別涉及一種導電插塞的形成方法。
背景技術：
隨著先進的集成電路器件等比例縮小的持續(xù)發(fā)展，接觸電阻值呈指數(shù)級增 長，高接觸電阻使得器件驅(qū)動電流和延遲時間增加，為了解決這個問題，自對準硅化物 (self-aligned silicide)工藝已經(jīng)成為近期的超高速CMOS邏輯大規(guī)模集成電路的關鍵 制造工藝之一，在例如申請?zhí)枮?00510106939. 7的中國專利申請中還能發(fā)現(xiàn)更多關于自 對準硅化物工藝的相關信息。由于硅化物會嚴重影響記憶單元的資料保存能力或者像素單元的圖像感應能力 并且在形成硅化物過程中容易造成源極、漏極和襯底接觸面的漏電流，因此DRAM和CMOS圖 像傳感器(CIS)等產(chǎn)品一般不采用這種硅化物工藝，而是先形成暴露出硅襯底的接觸孔， 沿所述接觸孔對硅襯底進行高濃度的離子注入形成離子注入?yún)^(qū)并高溫退火，然后用導電材 料例如鈦(Ti)、銅(Cu)、鎢(W)填充所述接觸孔，以形成導電插塞。在這種導電插塞的形成方法中，由于硅襯底的硅原子具有規(guī)則原子排列晶體結(jié) 構，注入的離子受到硅襯底中的硅原子散射幾率很低，甚至有些注入離子不會與硅原子發(fā) 生散射，基于上述效應，形成的離子注入?yún)^(qū)面積和深度相應比較大。在高溫退火時，所述高 濃度的離子注入的離子會向四周擴散，形成一個面積更大的離子注入?yún)^(qū)，使得離子注入?yún)^(qū) 的注入離子濃度進一步降低，導致后續(xù)的形成的導電插塞電阻升高，而且擴散的離子有可 能進入MOS單元的溝道區(qū)域，導致器件失效。

發(fā)明內(nèi)容
本發(fā)明提供一種導電插塞的形成方法，不但降低了導電插塞的電阻并且降低了制 備過程中離子擴散導致器件失效的可能性。為解決上述問題，本發(fā)明提供一種導電插塞的形成方法，提供MOS單元，所述MOS 單元包括襯底，位于襯底內(nèi)的源極區(qū)、漏極區(qū)，位于襯底表面的柵極區(qū)，位于襯底表面并覆 蓋柵極區(qū)的層間介質(zhì)層；刻蝕層間介質(zhì)層并形成暴露出襯底的接觸孔；在接觸孔暴露出的 襯底表面形成無定形層；沿所述接觸孔通過所述無定形層向襯底進行離子注入，形成高摻 雜區(qū)；對所述高摻雜區(qū)退火；導電物質(zhì)填充接觸孔。與現(xiàn)有技術相比，本發(fā)明具有以下優(yōu)點在接觸孔暴露出的襯底表面形成無定形 層；沿所述接觸孔通過所述無定形層向襯底進行離子注入，形成高摻雜區(qū)；無定形層將注 入的離子限定在一定范圍內(nèi)，高溫退火時注入離子的擴散范圍也相應減小，從而降低了導 電插塞的電阻，并且降低了擴散的離子進入MOS單元的溝道區(qū)域的可能性。


圖1是本發(fā)明形成導電插塞的實施方式的流程圖2至圖10是圖1所述形成導電插塞的實施方式的流程示意圖。
具體實施例方式從背景技術已知，由于硅襯底的硅原子具有規(guī)則原子排列晶體結(jié)構，注入的離子 受到硅襯底中的硅原子散射幾率很低，甚至有些注入離子不會與硅原子發(fā)生散射而導致注 入深度過大，基于上述效應，形成的離子注入?yún)^(qū)面積和深度相應比較大，在高溫退火時，所 述高濃度的離子注入的離子會向四周擴散，形成一個面積更大的離子注入?yún)^(qū)，使得離子注 入?yún)^(qū)的注入離子濃度進一步降低，導致后續(xù)的形成的導電插塞電阻升高。本發(fā)明在接觸孔 暴露出的襯底表面形成無定形層，通過所述無定形層向襯底進行離子注入，形成高濃度的 離子注入?yún)^(qū)；對所述高濃度的離子注入?yún)^(qū)退火。無定形層將注入的離子限定在一定范圍內(nèi)， 高溫退火時注入離子的擴散范圍也相應減小，從而降低了導電插塞的電阻，并且并降低了 擴散的離子進入MOS單元的溝道區(qū)域的可能性。
本發(fā)明提供了一種導電插塞的形成方法，其流程如圖1所示，具體實施方式
如下步驟SlOl，提供MOS單元，所述MOS單元包括硅襯底，位于硅襯底內(nèi)的源極區(qū)、漏極 區(qū)，位于硅襯底表面的柵極區(qū)，位于硅襯底表面并覆蓋柵極區(qū)的層間介質(zhì)層；步驟S102，刻蝕層間介質(zhì)層并形成暴露出硅襯底的接觸孔，所述接觸孔暴露出的 襯底為對應源極區(qū)或者對應漏極區(qū)；步驟S103，在接觸孔暴露出的硅襯底表面形成無定形層；步驟S104，沿所述接觸孔通過所述無定形層向硅襯底進行離子注入，形成高摻雜 區(qū)；步驟S105，對所述高摻雜區(qū)退火；步驟S106，用導電物質(zhì)填充接觸孔。其中，在公知的導電插塞的形成方法中，沿所述接觸孔對硅襯底進行高濃度的離 子注入形成高濃度的離子注入?yún)^(qū)，所述硅襯底是具有規(guī)則原子排列晶體結(jié)構，在高濃度離 子注入過程中，注入的離子只有一部分受到硅襯底的硅原子散射，其余注入離子會通過晶 格的間隙注入到硅襯底中，形成一個離子注入?yún)^(qū)，而在接觸孔暴露出的襯底表面形成無定 形層，所述無定形層可以是含Ar離子或者Kr離子或者Xe離子的等離子體轟擊襯底表面， 將襯底規(guī)則排列的晶體結(jié)構打亂，形成的無定形層。當通過所述無定形層向襯底進行離子 注入時，注入的離子會均勻的受到無定形層中硅原子的散射，形成的離子注入?yún)^(qū)深度較淺 而且相對更加集中，在后續(xù)高溫退火工藝中，離子注入?yún)^(qū)面積擴散也會相應減小，導致在離 子注入?yún)^(qū)內(nèi)的離子濃度相應的增大，從而降低了導電插塞的電阻并且并降低了擴散的離子 進入MOS單元的溝道區(qū)域的可能性。基于上述機制，結(jié)合附圖，對于實例過程進行詳細說明。參考圖2，提供PMOS單元，所述PMOS包括硅襯底100，位于硅襯底100內(nèi)的源極區(qū) 101、漏極區(qū)102，位于硅襯底100表面的柵極區(qū)103，位于硅襯底100表面并覆蓋柵極區(qū)103 的層間介質(zhì)層110。參考圖3，在所述層間介質(zhì)層110上形成光刻膠圖形120，具體工藝包括，在所述層 間介質(zhì)層Iio上旋涂上光刻膠，并曝光、顯影形成光刻膠圖形120。所述光刻膠可以通過例如旋轉(zhuǎn)涂布等方式在所述層間介質(zhì)層110上形成。在涂布光刻膠后，通過曝光將對應的掩膜圖形從掩膜版上轉(zhuǎn)移到光刻膠上，并利用顯影液將相應 部位的光刻膠去除以形成與掩膜圖形一致的光刻膠圖形120。參考圖4，以所述光刻膠圖形120為掩膜，等離子刻蝕層間介質(zhì)層110直至暴露出 硅襯底100，形成接觸孔111，所述接觸孔111暴露出的襯底為對應源極區(qū)101或者對應漏 極區(qū)102。在本實施例中，以所述接觸孔111暴露出的襯底為對應漏極區(qū)102做示范性說明， 所述等離子刻蝕間介質(zhì)層110可以采用感應耦合等離子刻蝕工藝。具體工藝為刻蝕設備的 腔體壓力為10毫托至50毫托，頂部射頻功率為200瓦至500瓦，底部射頻功率為150瓦至 300瓦，C4F8流量為每分鐘10標準立方厘米(SCCM)至每分鐘50標準立方厘米，CO流量為 每分鐘100標準立方厘米至每分鐘200標準立方厘米，Ar流量為每分鐘300標準立方厘米 至每分鐘600標準立方厘米，O2流量為每分鐘10標準立方厘米至每分鐘50標準立方厘米。 刻蝕層間介質(zhì)層110直至暴露出硅襯底100。通常的接觸孔刻蝕工藝會過刻一部分硅襯底，用于保證接觸孔中所有的介質(zhì)材料 已經(jīng)完全去除，具體工藝為，刻蝕設備腔體壓力為10毫托至50毫托，頂部射頻功率為200 瓦至500瓦，底部射頻功率為50瓦至150瓦，CHF3流量為每分鐘20標準立方厘米至每分鐘 40標準立方厘米，CH2F2流量為每分鐘25標準立方厘米至每分鐘50標準立方厘米，O2流量 為每分鐘20標準立方厘米至每分鐘40標準立方厘米。直至去除100埃至200埃的硅襯底 100。參考圖5、圖6，以所述光刻膠圖形120為掩膜，在接觸孔111暴露出的硅襯底100 表面形成無定形層112。所述形成無定形層112的工藝可以為含Ar離子或者Kr離子或者 Xe離子的等離子體121轟擊襯底表面。具體工藝可以采用感應耦合等離子設備形成等離子，這樣可以與接觸孔111刻蝕 工藝結(jié)合，與接觸孔111刻蝕工藝處于同一工藝處方。具體工藝包括，刻蝕設備腔體壓力為35毫托，頂部射頻功率為400瓦，底部射頻功 率為200瓦，O2流量為每分鐘50標準立方厘米，Ar流量為每分鐘100標準立方厘米，時間 為10秒。用于去除接觸孔111刻蝕工藝中形成的，并覆蓋了接觸孔側(cè)壁和底部的聚合物?？涛g設備腔體壓力為25毫托，頂部射頻功率為1800瓦，底部射頻功率為1200瓦， Ar流量為每分鐘550標準立方厘米，He流量為每分鐘10標準立方厘米，時間為30秒。用 于形成Ar離子，并轟擊接觸孔111暴露出的硅襯底100表面，形成無定形層112。
參考圖7、圖8，沿所述接觸孔111通過所述無定形層112向硅襯底100進行離子 注入122，形成高摻雜區(qū)113。其中，向硅襯底100中進行離子注入122，形成位于硅襯底100的高摻雜區(qū)113。 所述離子注入122可以為由至少一道離子注入步驟構成，主要目的為通過所述無定形層在 源漏區(qū)形成一個相對小面積的高濃度摻雜區(qū)，使得后續(xù)的接觸孔電阻降低。所述離子注入 可以為B離子、BF2離子、P離子、As離子或者Sb離子注入。本實施例中，所述離子注入122 的離子為B離子，能量為5KeV，劑量1. 0*E15cnT2。對所述高摻雜區(qū)113退火，目的是恢復離子注入后破壞的硅襯底100的晶體結(jié)構。 具體可以采用管式退火爐退火或者快速熱處理設備退火。對所述高摻雜區(qū)退火后，所述高 摻雜區(qū)的面積會有一定的擴大，而通過所述無定形層112向硅襯底100進行離子注入工藝，當通過所述無定形層向襯底進行離子注入時，注入的離子會均勻的受到無定形層中硅原子 的散射，形成的高摻雜區(qū)113深度較淺而且相對更加集中，退火工藝時，所述高摻雜區(qū)的面 積的擴大也相應的減少，擴大后的高摻雜區(qū)仍然保持高濃度摻雜離子。參考圖9，用導電物質(zhì)填充接觸孔111。具體包括，去除光刻膠圖形120，導電物質(zhì) 填充接觸孔111。去除光刻膠圖形120可以為為公知的光刻膠去除工藝，包括光刻膠去除溶液去 除、等離子轟擊去除等等。 用導電物質(zhì)填充接觸孔111可以為采用CVD或者PVD等填充接觸孔111。具體工 藝包括，PVD工藝或者CVD工藝填充一層緩沖層，所述緩沖層可以為Ti或者TiN，目的是使 得后續(xù)填充物質(zhì)W與接觸孔側(cè)壁的氧化物更好的粘附在一起；CVD工藝填充W，利用WF6氣 體和H2反應生成W沉積在填充孔內(nèi)。在本發(fā)明的其他實施例中，所提供的也可以是NMOS單元，參照PMOS的無定形層形 成方法，沿所述接觸孔通過所述無定形層向硅襯底進行P離子注入，形成高摻雜區(qū)；對所述 高摻雜區(qū)退火；導電物質(zhì)填充接觸孔。雖然本發(fā)明已以較佳實施例披露如上，但本發(fā)明并非限定于此。任何本領域技術 人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改，因此本發(fā)明的保護范圍應 當以權利要求所限定的范圍為準。
權利要求
一種導電插塞的形成方法，其特征在于，包括提供MOS單元，所述MOS單元包括襯底，位于襯底內(nèi)的源極區(qū)、漏極區(qū)，位于襯底表面的柵極區(qū)，位于襯底表面并覆蓋柵極區(qū)的層間介質(zhì)層；刻蝕層間介質(zhì)層并形成暴露出襯底的接觸孔；在接觸孔暴露出的襯底表面形成無定形層；沿所述接觸孔通過所述無定形層向襯底進行離子注入，形成高摻雜區(qū)；對所述高摻雜區(qū)退火；用導電物質(zhì)填充接觸孔。
2.如權利要求1所述的導電插塞的形成方法，所述的M0S單元為NM0S或者為PM0S。
3.如權利要求1所述的導電插塞的形成方法，所述接觸孔暴露出的襯底對應源極區(qū)或 者對應漏極區(qū)。
4.如權利要求1所述的導電插塞的形成方法，所述刻蝕層間介質(zhì)層并形成暴露出襯底 的接觸孔的方法為等離子體刻蝕法。
5.如權利要求1所述的導電插塞的形成方法，形成所述無定形層的方法為含Ar離子或 者Kr離子或者Xe離子的等離子體轟擊襯底表面，將襯底規(guī)則排列的晶格結(jié)構打亂，形成無 定形層。
6.如權利要求5所述的導電插塞的形成方法，所述含Ar離子的等離子體轟擊襯底表面 為在刻蝕層間介質(zhì)層并形成暴露出襯底的接觸孔后，利用刻蝕設備產(chǎn)生含Ar離子的等離 子體轟擊襯底表面。
7.如權利要求1所述的導電插塞的形成方法，所述離子注入為B離子、BF2離子、P離 子、As離子或者Sb離子注入。
全文摘要
一種導電插塞的形成方法，包括，提供MOS單元，所述MOS單元包括襯底，位于襯底內(nèi)的源極區(qū)、漏極區(qū)，位于襯底表面的柵極區(qū)，位于襯底表面并覆蓋柵極區(qū)的層間介質(zhì)層；刻蝕層間介質(zhì)層并形成暴露出襯底的接觸孔；在接觸孔暴露出的襯底表面形成無定形層；沿所述接觸孔通過所述無定形層向襯底進行離子注入，形成高摻雜區(qū)；對所述高摻雜區(qū)退火；用導電物質(zhì)填充接觸孔。本發(fā)明降低了導電插塞的電阻，并且降低了擴散的離子進入MOS單元的溝道區(qū)域的可能性。
文檔編號H01L21/263GK101866878SQ20091004956
公開日2010年10月20日 申請日期2009年4月17日 優(yōu)先權日2009年4月17日
發(fā)明者羅飛, 鄒立 申請人:中芯國際集成電路制造(上海)有限公司