專利名稱：強電介質半導體存儲器的制作方法
技術領域：
本發(fā)明涉及一種具備將多個強電介質存儲單元排列成矩陣結構的單元陣列的強電介質存儲器(強電介質隨機存取存儲器)。各存儲單元包含場效應晶體管和形成為柵極部的具有金屬膜/強電介質膜/金屬膜疊層結構的電容器。已知這種存儲單元的典型構造是MFMIS(金屬/強電介質/金屬/絕緣體/半導體)結構的存儲單元。該強電介質存儲器用于例如存儲器專用集成電路、邏輯混載集成電路等中。
背景技術：
作為非易失性存儲器之一的強電介質存儲器的特征在于非破壞讀取，通常不需要改寫操作(再寫入操作)。但是，伴隨著元件的細微化和元件結構的變遷、或加工工序制約引起的強電介質膜質量下降，在較短時間內(nèi)干擾了強電介質電容器的極化特性，存儲器信息被破壞的問題顯著。下面詳細闡述這點。
圖9表示1晶體管·1電容器(1T·1C)型的代表性強電介質存儲單元的截面結構。
在硅襯底80上形成元件分離區(qū)域81。該強電介質存儲單元具有MIS(金屬絕緣體半導體)晶體管82和強電介質電容器83。MIS晶體管82包括構成漏極源極的雜質擴散區(qū)域821、溝道區(qū)域822、柵極絕緣膜823、柵極824。強電介質電容器83包括下部電極831、強電介質膜832、上部電極833。
在襯底80上形成層間絕緣膜84、85。貫通層間絕緣膜84、85，配置W(鎢)栓塞86、88。由栓塞86來連接MIS晶體管的漏極821和Al(鋁)位線87。由栓塞88來連接MIS晶體管的源極821和Al布線89。Al布線89連接栓塞88與強電介質電容器的上部電極833。

發(fā)明內(nèi)容
圖9的強電介質存儲單元具有橫向分離MIS晶體管82和強電介質電容器83的(偏置型)結構。因此，從高集成化的觀點看，必然存在橫向上尺寸變大的問題。
因此，近年來，研究了在MIS晶體管的柵極中埋入強電介質膜的1晶體管(1T)型強電介質存儲單元(T.Nakamura et al.，“A Single TransistorFerroelectric Memory Cell”，ISSCC95)。后面將參照本發(fā)明實施例來詳細描述1T型強電介質存儲單元的結構。本發(fā)明者發(fā)現(xiàn)在1T型強電介質存儲單元中產(chǎn)生了保持存儲器信息的時間(保持特性)降低的問題。
本發(fā)明的第一方面是一種強電介質半導體存儲器，具備將多個強電介質存儲單元排列成矩陣結構的單元陣列，各存儲單元具有場效應晶體管和具有形成為其柵極部的金屬膜/強電介質膜/金屬膜的疊層結構的電容器；除分別進行對上述存儲單元讀取、寫入、擦除數(shù)據(jù)的讀取模式、寫入模式、擦除模式外，選擇地執(zhí)行改寫各存儲單元中存儲的數(shù)據(jù)的改寫模式的電路部。
根據(jù)本發(fā)明的第二方面，上述電路部在上述改寫模式下，向對應于被選擇存儲單元的對應字線連續(xù)施加寫入電壓和擦除電壓，與此同時，由耐高壓讀出放大器放大對應于上述被選擇存儲單元的對應位線中讀取的電壓，并反饋到上述對應位線。
根據(jù)本發(fā)明的第三方面，上述電路部在上述改寫模式下，向上述對應字線施加讀取電壓并向上述對應位線讀取上述被選擇的存儲單元的數(shù)據(jù)，之后，向上述對應字線施加上述寫入電壓和上述擦除電壓、和向上述對應位線反饋上述讀取的電壓。
根據(jù)本發(fā)明的強電介質半導體存儲器，通過對MFMIS結構的強電介質存儲單元的改寫功能，可執(zhí)行改寫模式。因此，即使在伴隨強電介質存儲單元的強電介質膜的膜質低下或對非選擇單元的電干擾等存儲器信息保持時間(保持特性)低下的情況下，通過進行改寫操作，可總是確保穩(wěn)定的存儲器信息。


圖1是表示本發(fā)明實施例1的部分強電介質存儲器的電路圖。
圖2A至C分別是表示圖1所示強電介質存儲器的數(shù)據(jù)寫入(編程)模式、數(shù)據(jù)擦除(Erase)模式和數(shù)據(jù)讀取(Read)模式的電路。
圖3是表示圖2A所示寫入模式動作例的時序圖。
圖4是表示圖2B所示擦除模式動作例的時序圖。
圖5是表示圖2C所示讀取模式動作例的時序圖。
圖6是表示圖1所示強電介質存儲器的改寫模式動作例的時序圖。
圖7是表示圖6所示改寫模式中使用的耐高壓用位線讀出放大器一實例的電路圖。
圖8是表示本發(fā)明實施例的強電介質存儲器中使用的兩種讀出放大器及其切換電路一實例的電路圖。
圖9是表示1T·1C型的代表性強電介質存儲單元結構的截面圖。
圖10是表示本發(fā)明實施例的1T型的MFMIS結構的強電介質存儲單元的截面圖。
具體實施例方式
圖10是表示本發(fā)明實施例的MFMIS結構的強電介質存儲單元(1T型的強電介質存儲單元的一實例)的截面圖。
在硅襯底90上形成元件分離區(qū)域91。該強電介質存儲單元包括MIS晶體管(場效應晶體管)92和具有形成為其柵極部的金屬膜/強電介質膜/金屬膜的疊層結構的強電介質電容器95。MIS晶體管92包括構成漏極·源極的雜質擴散區(qū)域921、溝道區(qū)域922、柵極絕緣膜923、金屬膜(柵極)951。強電介質電容器95包括金屬膜(下部電極)951、強電介質膜952、金屬膜(上部電極)953。
在襯底90上形成層間絕緣膜96、99。貫通層間絕緣膜96，配置W(鎢)栓塞97。由栓塞97來連接MIS晶體管的源極921和Al(鋁)源極線98。貫通層間絕緣膜96、99，配置W(鎢)栓塞100。由栓塞100來連接MIS晶體管的漏極921和Al(鋁)位線101。
本發(fā)明者在本發(fā)明的開發(fā)過程中研究了參照圖10所述的1T型強電介質存儲單元中的問題。結果，本發(fā)明者獲得下述見解。
與1T·1C型強電介質存儲器相比，1T型強電介質存儲單元縮小了單元面積，所以適于高集成化。但是，晶體管和強電介質電容器的加工、安裝時，不能彼此獨立地最佳化加工條件。因此，加工制約多，技術上困難。
同時，1T型強電介質存儲單元的強電介質膜的膜質通常比1T·1C型強電介質存儲單元差，產(chǎn)生可保持存儲器信息的時間(保持特性)低下的問題。例如，通常的1T·1C型強電介質存儲單元的保持特性是半永久的。另一方面，1T型強電介質存儲單元在現(xiàn)狀下即使是不存在電干擾的單體元件水平為10日以內(nèi)，作為非易失性存儲器而言，在實用上是致命的。
1T型強電介質存儲單元的保持特性低下在數(shù)據(jù)寫入(Program)模式、或擦除(Erase)模式下的電路操作時進一步顯著。即，在1T型強電介質存儲單元的陣列中，在對特性的選擇單元進行寫入或擦除時，對其它非選擇單元也施加偏壓。非選擇單元由于該偏壓而被迫接受電干擾，保持特性大幅度降低因此，MFMIS結構的強電介質存儲器存在所謂由于單元保持特性低下而破壞存儲器信息的數(shù)據(jù)保持特性上的嚴重問題。但是，通過存儲器中具備改寫功能，可抑制MFMIS結構的強電介質存儲單元的保持特性低下。
下面參照附圖來說明基于這種見解構成的本發(fā)明的實施例。在以下的說明中，對具有基本相同功能和結構的結構要素附以相同符號，僅在必要時才重復說明。
實施例1圖1是表示本發(fā)明實施例1的部分強電介質存儲器的電路圖。該強電介質存儲器包括將多個強電介質存儲單元排列成矩陣結構的陣列。這里，代表性地示出單元陣列內(nèi)的4個N型強電介質存儲單元S、1、2、3。各存儲單元具有如圖10的截面圖所示的MFMIS結構(1T型MFMIS結構)。
同一行單元的各柵極連接到共同的字線WL(WLn、WLn+1、…)上。同一列單元的各漏極連接到共同的位線BL(BLn、BLn+1…)上。同一行單元的各源極連接到共同的源極線SL(SLn、SLn+1、…)上。這里，S表示選擇單元，1-3表示非選擇單元。
通過字線驅動電路(WDC)4來驅動字線WL(WLn、WLn+1、…)。通過位線驅動電路(BDC)5來驅動位線BL(BLn、BLn+1、…)。包含讀出放大器等的讀出電路(SC)6連接在位線BL(BLn、BLn+1、…)上。通過源極線驅動電路(SDC)7來驅動源極線SL(SLn、SLn+1、…)。
向字線驅動電路4、位線驅動電路5、源極線驅動電路7提供控制電路發(fā)生的控制信號。由此，控制字線驅動電路4、位線驅動電路5、源極線驅動電路7，在后述的狀態(tài)下，執(zhí)行讀取模式、寫入模式、擦除模式、改寫模式。另外，圖1中，11表示系統(tǒng)電路，12表示存儲裝置，后面對其進行描述。
圖2A至C是表示對圖1陣列進行的不同操作模式的電路圖。其中，圖2A對應于數(shù)據(jù)的寫入(Program)模式，圖2B對應于數(shù)據(jù)的擦除(Erase)模式，圖2C對應于數(shù)據(jù)的讀取(Read)模式。
表1表示數(shù)據(jù)的寫入(Program)模式、擦除(Erase)模式、讀取(Read)模式下選擇單元S、非選擇單元1、2、3的偏置條件。
表1

(0＜Vcc＜Vr＜Vm＜Vpp，Vm＝Vpp/2，F(xiàn)浮置)表1中，WLn表示選擇單元(選擇行)的字線SWL，WLn+1表示非選擇單元(非選擇行)的字線NSWL，BLm表示選擇單元(選擇列)的位線SBL，BLm+1表示非選擇單元(非選擇列)的位線NSBL，SLn表示選擇單元(選擇行)的源極線SSL，SLn+1表示非選擇單元(非選擇行)的源極線NSSL。
另外，Vcc表示通常的源極電壓，Vr表示讀取電壓，Vm表示中間電壓，Vpp表示寫入電壓，F(xiàn)表示浮置狀態(tài)。其中，設定如下關系0V＜Vcc＜Vr＜Vm＜Vpp，Vm＝Vpp/2。
圖3至圖5分別是表示圖2A至C所示寫入模式、擦除模式、讀取模式動作例的時序圖。
在圖3所示寫入模式下，激活/WE(可寫)信號，選擇單元的源極線SSL的電壓變?yōu)楦≈玫耐瑫r，選擇單元的字線SWL升壓到寫入電壓Vpp。此時，若選擇單元的位線SBL的電壓為0V，則進行寫入。另一方面，此時，若選擇單元的位線SBL的電壓為Vpp，由于位線電壓與字線電壓同時為Vpp，所以不進行寫入。在此期間，非選擇單元的字線NSWL的電壓變?yōu)橹虚g電壓Vm，位線電壓與字線電壓之間的電壓差小，所以不進行寫入。之后，不激活/WE信號，選擇單元的字線SWL由寫入電壓Vpp復位為0V。另外，非選擇單元的字線NSWL的電壓從中間電壓Vm復位到0V，寫入模式結束。
在圖4所示擦除模式下，激活/WE信號，選擇單元的源極線SSL的電壓變?yōu)楦≈玫耐瑫r，選擇單元的位線SBL升壓到寫入電壓Vpp。此時，若選擇單元的字線SWL的電壓為0V，則進行擦除。在此期間，非選擇單元的字線NSWL的電壓變?yōu)橹虚g電壓Vm，位線電壓與字線電壓之間的電壓差小，所以不進行擦除。之后，不激活/WE信號，選擇單元的位線SBL由寫入電壓Vpp復位為0V。另外，非選擇單元的字線NSWL的電壓從中間電壓Vm復位到0V，擦除模式結束。
在圖5所示讀取模式下，激活/RE(可讀)信號，將位線BL的電壓預充電到Vcc。之后，預充電·復位信號/φp變?yōu)長電平，激活讀出放大器SA，同時，讀取選擇單元的字線SW1并升壓到讀取電壓Vr，進行通常的讀取操作。由此，向位線BL讀取單元信息。
此時，若選擇單元為寫入單元，則位線電壓從Vcc下降到選擇單元的源極電壓0V。另一方面，若選擇單元為擦除單元，則位線電壓保持為Vcc不變。
輸入上述位線電壓的讀出放大器SA由閂鎖型差動讀出放大器構成。讀出放大器SA的參考電壓為Vcc/2時，位線電壓若比vcc/2小(寫入單元的情況下)，則位線電壓迅速衰減到0V，并被閂鎖。另一方面，位線電壓若比vcc/2大(擦除單元的情況下)，則位線電壓由讀出放大器SA放大到Vcc，并被閂鎖。
此時，由于讀出放大器SA與位線BL導通，所以閂鎖電壓作為位線電壓被反饋。即，通過讀出放大器SA的最終位線電壓在選擇單元為寫入單元時變?yōu)?V狀態(tài)，為擦除單元時變?yōu)閂cc狀態(tài)后并保持。另外，預充電·復位信號/φp變?yōu)镠電平后，復位(不激活)讀出放大器SA，選擇單元的字線SW1從讀取電壓Vr復位為0V后，/RE信號不激活，讀取模式結束。
圖6是表示圖2所示強電介質存儲器的改寫模式動作例的時序圖。圖7是表示圖6所示改寫模式中使用的耐高壓用位線讀出放大器一實例的電路圖。
該耐高壓讀出放大器由閂鎖型CMOS差動讀出放大器構成。該差動讀出放大器由耐寫入模式或擦除模式中使用的電壓Vpp的多個耐高壓MIS晶體管來設置。
具體而言，在一對輸入節(jié)點和Vpp節(jié)點(為了穩(wěn)定讀出放大器的操作，這里的Vpp激活讀出放大器，以Vcc為初始值，之后，上升到最終的Vpp)之間連接PMOS讀出放大器71。PMOS讀出放大器71由向兩個讀出放大器用的PMOS晶體管和柵極輸入激活控制信號A的一個激活控制用PMOS晶體管構成。另外，上述一對輸入節(jié)點和0V節(jié)點之間連接NMOS讀出放大器72。NMOS讀出放大器72由向兩個下拉用NMOS晶體管和柵極輸入激活控制信號B的一個激活控制用NMOS晶體管構成。
上述一對輸入節(jié)點中，第一輸入節(jié)點通過傳輸門用NMOS晶體管73連接到位線BL上。第二輸入節(jié)點通過傳輸門用NMOS晶體管74連接到參考電壓Vcc/2節(jié)點上，同時，通過電容器75連接到0V節(jié)點。另外，上述第一輸入節(jié)點還是閂鎖輸出節(jié)點，通過電平移位器(將Vpp電平變換為Vcc電平的電路)連接到讀取電路76。
在圖6所示改寫模式下，如下所述，說明最初進行的通常讀取操作。但是，也可獨立分離實施改寫模式與讀取操作。(參照圖5)在圖6所示的改寫模式下，/RE信號激活，位線BL的電壓預充電到Vcc。之后，預充電·復位信號/φp變?yōu)長電平，激活讀出放大器SA，同時，選擇單元的字線SW1上升到讀取電壓Vr，進行通常的讀取操作。由此，向位線BL讀取單元信息。
此時，若選擇單元為寫入單元，則位線BL的電壓從Vcc上升到選擇單元的源極電壓0V。另一方面，若選擇單元為擦除單元，則位線BL的電壓保持Vcc不變。
之后，將位線BL的電壓輸入到圖7所示的耐高壓用閂鎖型差動讀出放大器H-SA。讀出放大器H-SA的參考電壓設為Vcc/2時，則若位線BL的電壓比Vcc/2小(寫入單元的情況下)，位線BL的電壓迅速衰減為0V，被閂鎖。另一方面，則若位線BL的電壓比Vcc/2大(擦除單元的情況下)，則位線BL的電壓通過讀出放大器SA放大為Vpp，被閂鎖。
此刻，因為讀出放大器H-SA與位線BL導通，所以將閂鎖電壓作為位線電壓反饋。即，通過讀出放大器H-SA的最終位線電壓在選擇單元為寫入單元時，變?yōu)?V狀態(tài)，在擦除單元時，變?yōu)閂pp狀態(tài)并被保持。
與上述位線電壓的推移連動，選擇單元的源極線SSL的電壓變?yōu)楦≈玫耐瑫r，作為第一階段，選擇單元的字線SWL上升到Vpp。此時，向位線BL讀取的選擇單元的電壓若為0V(即寫入單元的情況下)，自動進行再寫入。另一方面，向位線BL讀取的選擇單元的電壓若為Vpp(即，擦除單元的情況下)，因為位線電壓與字線電壓同時為Vpp，所以不進行寫入或擦除。
接著，作為第二階段，如上所述，上升到Vpp的選擇單元的字線SWL的電壓下降到0V。此時，向位線BL讀取的選擇單元的電壓若為0V(即寫入單元的情況下)，位線電壓與字線電壓同時為0V，所以不進行寫入或擦除。相反，若向位線BL讀取的選擇單元的電壓為Vpp(即，擦除單元的情況下)，自動進行再擦除。
在進行上述再寫入和再擦除期間，非選擇單元的字線NSWL的電壓變?yōu)橹虚g電壓Vm，所以不進行再寫入和再擦除。
之后，激活/WE信號，預充電·復位信號/φp變?yōu)镠電平，復位讀出放大器SA。另外，非選擇單元的字線NSWL的電壓從中間電壓Vm復位為0V，另外，不激活/RE信號，改寫模式結束。
如上所述，本實施例的強電介質存儲器具有將MFMIS結構的強電介質存儲單元排列成矩陣狀的單元陣列。同一行的強電介質存儲單元的各柵極連接在共同的字線上。同一列的強電介質存儲單元的各漏極連接在共同的位線上。同一行的強電介質存儲單元的各源極連接到共同的源極線上。該強電介質存儲器可選擇地執(zhí)行數(shù)據(jù)的讀取模式、寫入模式、擦除模式、改寫模式。
在上述改寫模式的操作中，向連接到被選擇的強電介質存儲單元柵極上的字線施加讀取電壓(圖6中為Vr)，向位線讀取強電介質存儲單元的數(shù)據(jù)。之后，向上述字線連續(xù)施加寫入電壓(圖6中為Vpp)，并連續(xù)施加擦除電壓(圖6中為0V)。另外，與此并行地，通過耐高壓讀出放大器放大閂鎖向位線讀取單元數(shù)據(jù)的電壓后，向位線反饋被閂鎖的電壓。
因此，向上述位線讀取的存儲單元的數(shù)據(jù)若為寫入狀態(tài)，則執(zhí)行再寫入(或再擦除)，并且內(nèi)部電路自動實現(xiàn)對強電介質存儲單元的數(shù)據(jù)改寫操作。通過進行改寫操作，可時常確保穩(wěn)定的存儲器信息。其效果是，伴隨強電介質存儲單元的強電介質膜的膜質低下或對非選擇單元的電干擾等存儲器信息保持時間(保持特性)低下的情況下特別有效。
眾所周知，DRAM的刷新模式下讀取操作后的再寫入操作通常作為一體進行。相反，在本實施例的強電介質存儲器中，可獨立處理(選擇)讀取模式和改寫模式。因此，通常附隨讀取模式執(zhí)行改寫模式的同時，可以一定的周期(例如每天)進行根據(jù)存儲器元件的保持特性能力僅執(zhí)行改寫模式的設定。
因此，因為以一定的周期對應于保持特性能力來執(zhí)行改寫模式，所以可采用下面的形態(tài)。例如，假設在形成系統(tǒng)電路11(參照圖1)的系統(tǒng)LSI中混載本實施例的強電介質存儲器的情況。此時，在系統(tǒng)LSI的電源接通狀態(tài)期間，監(jiān)視強電介質存儲單元的數(shù)據(jù)保持時間。另外，在該數(shù)據(jù)保持時間超過事先指定的一定時間(1天、3天、5天等)之前，由系統(tǒng)內(nèi)部自動對強電介質存儲單元執(zhí)行數(shù)據(jù)的改寫操作。
另外，為了維持強電介質存儲單元的數(shù)據(jù)，可采用以下形態(tài)。即，在系統(tǒng)LSI的電源變?yōu)閿嚅_的狀態(tài)之前，將強電介質存儲單元保持的數(shù)據(jù)存儲到存儲裝置12(參照圖1)中。該存儲裝置例如可以是系統(tǒng)LSI內(nèi)部的EEPROM等非易失性存儲器或系統(tǒng)LSI外部的存儲裝置。另外，在系統(tǒng)LSI的電源變?yōu)榻油顟B(tài)之后，從該存儲裝置向強電介質存儲單元返回(載入)存儲的數(shù)據(jù)。
(實施例1的變形例)在上述實施例1的改寫模式下，可變更為顛倒再寫入和再擦除的順序。此時，作為上述第一階段，選擇單元的字線SWL下降到0V。另外，作為上述第二階段，選擇單元的字線SWL的電壓從0V上升到Vpp后，在不激活/WE信號時，選擇單元的字線SWL的電壓下降到0V。
(實施例2讀出放大器SA的切換)在上述實施例1中，由于位線電壓變?yōu)楦唠妷篤pp的改寫操作，使用耐高壓讀出放大器H-SA。另一方面，不詳細描述在非改寫模式下的通常讀取模式時使用的讀出放大器SA。
通常讀取模式時使用耐高壓讀出放大器H-SA時，可能伴隨有讀取時間延遲。實施例2基于如此觀點涉及讀出放大器SA的切換。
圖8是表示實施例2的MFMIS結構的強電介質存儲器中使用的兩種讀出放大器及其切換電路一實例的電路圖。
在該讀出放大器的切換電路中，通過控制時鐘φ1轉換控制的第一傳送門81將耐高壓讀出放大器H-SA82連接到位線BL上。另外，通過反轉控制時鐘/φ1轉換控制的第二傳送門83將耐低壓讀出放大器L-SA84連接到位線BL上。在耐高壓讀出放大器H-SA82和耐低壓讀出放大器L-SA84上連接選擇地讀出放大這些讀出放大器輸出的讀取電路85?？刂茣r鐘φ2在正使用H-SA時不進行讀取操作，而僅進行改寫操作。
通過這種結構，在改寫模式時使用耐高壓讀出放大器H-SA，在通常的讀取模式時可使用高速耐低壓讀出放大器L-SA。因此，在通常的讀取操作時，通過使用高速耐低壓讀出放大器L-SA，可得到避免在使用耐高壓讀出放大器H-SA時產(chǎn)生的讀取時間延遲的效果。
在上述各實施例中，不限于閂鎖型讀出放大器，使用其它類型的讀出放大器，也可進行通常讀取/改寫模式下的讀出放大和對位線的反饋。
對于本領域技術人員而言，其它優(yōu)點和變更是顯而易見的。因此，本發(fā)明在其寬的方面不限于這里顯示和描述的特定細節(jié)和代表性的實施例。因此，在不脫離下面的權利要求和其等效描述定義的一般發(fā)明概念的精神或范圍下可進行各種變更。
權利要求
1.一種強電介質半導體存儲器，具備將多個強電介質存儲單元排列成矩陣結構的單元陣列，各存儲單元具有場效應晶體管和具有形成為其柵極部的金屬膜/強電介質膜/金屬膜的疊層結構的電容器；除分別進行對上述存儲單元讀取、寫入、擦除數(shù)據(jù)的讀取模式、寫入模式、擦除模式外，選擇地執(zhí)行改寫各存儲單元中存儲的數(shù)據(jù)的改寫模式的電路部。
2.如權利要求1所述的存儲器，其中，上述電路部還具備產(chǎn)生執(zhí)行上述讀取模式、寫入模式、擦除模式、改寫模式的信號的信號產(chǎn)生部分。
3.如權利要求1所述的存儲器，其中，上述改寫模式附隨上述讀取模式執(zhí)行，不包含讀取操作。
4.如權利要求1所述的存儲器，其中，上述改寫模式獨立于上述讀取模式執(zhí)行，包含讀取操作。
5.如權利要求1所述的存儲器，其中，上述電路部具備對應于上述存儲單元矩陣結構的行配置的字線，各字線共同連接到同一行的多個存儲單元的柵極上；對應于上述存儲單元矩陣結構的列配置的位線，各位線共同連接到同一列的多個存儲單元的漏極上；對應于上述存儲單元矩陣結構的行配置的源極線，各源極線共同連接到同一行的多個存儲單元的源極上。
6.如權利要求5所述的存儲器，其中，上述電路部具備分別連接在上述字線、位線、源極線上的字線驅動電路、位線驅動電路和源極線驅動電路。
7.如權利要求5所述的存儲器，其中，上述電路部具備連接在上述位線上的讀取電路，上述讀取電路具備耐高壓讀出放大器，上述電路部在上述改寫模式下向對應于被選擇的存儲單元的對應字線連續(xù)施加寫入電壓和擦除電壓，同時，將向對應于上述被選擇存儲單元的對應位線讀取的電壓通過上述耐高壓讀出放大器放大后反饋給上述對應位線。
8.如權利要求7所述的存儲器，其中，上述電路部在上述改寫模式下向上述對應字線施加讀取電壓，向上述對應位線讀取上述被選擇存儲單元的數(shù)據(jù)，之后，向上述對應字線施加上述寫入電壓和上述擦除電壓，并向上述對應位線反饋上述讀取的電壓。
9.如權利要求7所述的存儲器，其中，上述電路部在上述改寫模式下首先施加上述寫入電壓，接著施加上述擦除電壓。
10.如權利要求7所述的存儲器，其中，上述電路部在上述改寫模式下首先施加上述擦除電壓，接著施加上述寫入電壓。
11.如權利要求7所述的存儲器，其中，上述寫入電壓比上述讀取電壓高，上述擦除電壓為0V。
12.如權利要求7所述的存儲器，其中，上述讀取電路除上述耐高壓讀出放大器外還具備耐低壓讀出放大器，上述電路部切換上述放大器，使得在對上述存儲單元讀取數(shù)據(jù)中使用上述耐低壓讀出放大器，在上述改寫模式下為了放大反饋的電壓而使用上述耐高壓讀出放大器。
13.如權利要求7所述的存儲器，其中，上述耐高壓讀出放大器具備閂鎖位線電壓的差動讀出放大器，用耐上述寫入模式中使用的寫入電壓的多個耐高壓MIS晶體管來設置上述差動讀出放大器。
14.如權利要求1所述的存儲器，其中，上述存儲器混載在形成系統(tǒng)電路的系統(tǒng)集成電路中，在上述系統(tǒng)集成電路電源接通狀態(tài)下監(jiān)視上述存儲單元的數(shù)據(jù)保持時間，在該數(shù)據(jù)保持時間超過事先指定的一定時間之前，自動執(zhí)行上述改寫模式。
15.如權利要求1所述的存儲器，其中，上述存儲器混載在形成系統(tǒng)電路的系統(tǒng)集成電路中，在上述系統(tǒng)集成電路電源斷開之前，上述存儲單元保持的數(shù)據(jù)被存儲到存儲裝置中，在上述系統(tǒng)集成電路變?yōu)殡娫唇油顟B(tài)之后，數(shù)據(jù)從上述存儲裝置返回上述存儲單元。
16.如權利要求1所述的存儲器，其中，上述改寫模式附隨在上述讀取模式中執(zhí)行，上述讀取模式具備向對應于被選擇的存儲單元的對應字線施加讀取電壓并向對應的對應位線讀取上述被選擇存儲單元的數(shù)據(jù)的工序，上述改寫模式具備在上述讀取模式之后，向上述對應字線連續(xù)施加寫入電壓和擦除電壓，同時，通過上述耐高壓讀出放大器放大向上述對應位線讀取的電壓，并反饋到上述對應位線的工序。
17.如權利要求1所述的存儲器，其中，上述改寫模式獨立于上述讀取模式執(zhí)行，上述改寫模式具備向對應于被選擇的存儲單元的對應字線施加讀取電壓后向對應的對應位線讀取上述被選擇存儲單元的數(shù)據(jù)的工序；和在上述讀取之后，向上述對應字線連續(xù)施加寫入電壓和擦除電壓，同時，通過上述耐高壓讀出放大器放大向上述對應位線讀取的電壓，并反饋到上述對應位線的工序。
18.如權利要求17所述的存儲器，其中，上述存儲器混載于形成系統(tǒng)電路的系統(tǒng)集成電路中，在上述系統(tǒng)集成電路電源接通狀態(tài)期間，監(jiān)視上述存儲單元的數(shù)據(jù)保持時間，在該數(shù)據(jù)保持時間超過事先指定的一定時間之前，自動執(zhí)行上述改寫模式。
19.如權利要求18所述的存儲器，其中，在上述系統(tǒng)集成電路電源斷開之前，將上述存儲單元保持的數(shù)據(jù)存儲在存儲裝置中，在上述系統(tǒng)集成電路變?yōu)殡娫唇油顟B(tài)之后，數(shù)據(jù)從上述存儲裝置返回上述存儲單元。
20.如權利要求16所述的存儲器，其中，上述存儲器混載于形成系統(tǒng)電路的系統(tǒng)集成電路中，在上述系統(tǒng)集成電路變?yōu)殡娫磾嚅_狀態(tài)之前，將上述存儲單元保持的數(shù)據(jù)存儲在存儲裝置中，在上述系統(tǒng)集成電路變?yōu)殡娫唇油顟B(tài)之后，數(shù)據(jù)從上述存儲裝置返回上述存儲單元。
全文摘要
一種強電介質半導體存儲器，包括將多個強電介質存儲單元排列成矩陣結構的單元陣列和電路部。各存儲單元包括場效應晶體管和具有形成為其柵極部的金屬膜/強電介質膜/金屬膜的疊層結構的電容器。電路部除分別進行對上述存儲單元讀取、寫入、擦除數(shù)據(jù)的讀取模式、寫入模式、擦除模式外，選擇地執(zhí)行改寫各存儲單元中存儲的數(shù)據(jù)的改寫模式。
文檔編號H01L29/788GK1434516SQ0215184
公開日2003年8月6日 申請日期2002年10月25日 優(yōu)先權日2001年10月25日
發(fā)明者山口哲哉 申請人:株式會社東芝