一種sram的輔助裝置及工作系統(tǒng)的制作方法
【專利摘要】本發(fā)明公開一種SRAM的輔助裝置及工作系統(tǒng)，該SRAM的輔助裝置包括：第一單元，用于根據(jù)外部接入的第一控制信號，輸出第一輸出信號，所述第一輸出信號為高電平；第二單元，用于根據(jù)外部接入的第二控制信號，輸出第二輸出信號，所述第二輸出信號為低電平；所述第一輸出信號、第二輸出信號中的一者與數(shù)據(jù)總線中較SRAM多出的一個位線對中的位線BL連接，另一者與所述位線對中的位線BLB連接。本發(fā)明通過以上技術(shù)方案，解決現(xiàn)有DUMMY結(jié)構(gòu)復(fù)雜，且需要輔助電路，導(dǎo)致所占面積和功耗較大的問題。
【專利說明】
一種SRAM的輔助裝置及工作系統(tǒng)
技術(shù)領(lǐng)域
[0001 ] 本發(fā)明涉及靜態(tài)隨機存取存儲器(Static Random Access Memory，SRAM)技術(shù)領(lǐng)域，尤其涉及一種SRAM的輔助裝置及工作系統(tǒng)。
【背景技術(shù)】
[0002]FPGA芯片中常常包含大量的片上的SRAM，被用來作為數(shù)據(jù)緩存等。
[0003]SRAM陣列由于行列布局的不同，位線(Bit Line)寬度可能與實際芯片中數(shù)據(jù)總線接口位寬不一致。為了保證從SRAM陣列讀出數(shù)據(jù)時，所有數(shù)據(jù)總線都能返回一個確定的值，而不是不定態(tài)，現(xiàn)有方案通常在數(shù)據(jù)總線上加入DUMMY電路。一般的，每一個沒用到的數(shù)據(jù)總線的位線對需要增加一個DUMMY，例如，對于6管SRAM需要加入6管SRAM單元做為DUMMY，6管SRAM的結(jié)構(gòu)如圖1所示，也是DUMMY的結(jié)構(gòu)，可見，一個DUMMY包含4個NMOS管和2個PMOS管，共6個管子。假設(shè)數(shù)據(jù)總線具有M個位線對(一個位線對包括一個BL位線和一個BLB位線)，如圖2中的(^七3〈]?-1:0〉和(^七311〈]\1-1:0〉，51^1陣列具有~個位線對，如圖2中的此川-1:0〉和BLB(N-1: O)，M大于N，則數(shù)據(jù)總線中多出M-N個位線對，現(xiàn)有方案在這多出的每個位線對上接入一個DUMMY，如圖2中，DUMMY具有M-N個位線對，BL〈M-N-1:0〉和BLB〈M-N-1:0〉。而且，對SRAM進行讀操作時，對接入的各個DUMMY，也需要預(yù)充電電路(Pre-Charge)和靈敏放大器(Sense Amplifier)的輔助。
[0004]因此，現(xiàn)有方案具有以下缺陷:
[0005]1、在數(shù)據(jù)總線上加入的SRAM DUMMY，結(jié)構(gòu)復(fù)雜，用6管SRAM做DUMMY，每個DUMMY包括6個管子，面積較大；
[0006]2、進行讀操作時，DUMMY同樣需要預(yù)充電電路和靈敏放大器電路的輔助，需要較大的面積和功耗。

【發(fā)明內(nèi)容】

[0007]本發(fā)明提供一種SRAM的輔助裝置及工作系統(tǒng)，解決現(xiàn)有DUMMY結(jié)構(gòu)復(fù)雜，且需要輔助電路，導(dǎo)致所占面積和功耗較大的問題。
[0008]為解決上述技術(shù)問題，本發(fā)明采用以下技術(shù)方案:
[0009]一種SRAM的輔助裝置，包括:
[0010]第一單元，用于根據(jù)外部接入的第一控制信號，輸出第一輸出信號，所述第一輸出信號為高電平；
[0011]第二單元，用于根據(jù)外部接入的第二控制信號，輸出第二輸出信號，所述第二輸出信號為低電平；
[0012]所述第一輸出信號、第二輸出信號中的一者與數(shù)據(jù)總線中較SRAM多出的一個位線對中的位線BL連接，另一者與所述位線對中的位線BLB連接。
[0013]在一些實施例中，所述第一單元為PMOS管，所述PMOS管的源端接電源VCC，柵端接所述第一控制信號，漏端輸出所述第一輸出信號;所述第二單元為NMOS管，所述NMOS管的源端接地VSS，柵端接所述第二控制信號，漏端輸出所述第二輸出信號。
[0014]在一些實施例中，所述的SRAM的輔助裝置還包括:接入信號產(chǎn)生單元，用于產(chǎn)生所述第一控制信號和所述第二控制信號。
[0015]在一些實施例中，所述接入信號產(chǎn)生單元具體用于接入SRAM的讀信號，根據(jù)所述SRAM的讀信號產(chǎn)生所述第一控制信號和所述第二控制信號。
[0016]一種SRAM的工作系統(tǒng)，包括SRAM陣列、數(shù)據(jù)總線，SRAM陣列包括至少一個SRAM，SRAM陣列具有N個位線對;所述數(shù)據(jù)總線具有M個位線對，M大于N;所述SRAM的工作系統(tǒng)還包括M-N個如權(quán)利要求1至4任一項所述的SRAM的輔助裝置，其中，所述SRAM陣列的N個位線對與數(shù)據(jù)總線中的N個位線對一對一連接;M-N個所述輔助裝置與數(shù)據(jù)總線中的M-N個位線對一對一連接。
[0017]在一些實施例中，多列所述輔助裝置復(fù)用一列所述輔助裝置，將多列的字線信號作或運算得到所述一列所述輔助裝置的字線信號。
[0018]本發(fā)明設(shè)計了一種全新的輔助裝置及基于該輔助裝置的SRAM的工作系統(tǒng)，在數(shù)據(jù)總線相比SRAM多出的M-N個位線對上接入本發(fā)明設(shè)計的SRAM的輔助裝置，M-N個所述輔助裝置與數(shù)據(jù)總線中的M-N個位線對一對一連接，該輔助裝置與現(xiàn)有DUMMY結(jié)構(gòu)不同，現(xiàn)有DUMMY結(jié)構(gòu)如圖1所示，僅接入VCC、VSS和WL這些基本信號，沒有其他外部控制信號的接入，需要6管復(fù)雜的電路結(jié)構(gòu)，和需要預(yù)充電電路和靈敏放大器電路的輔助。而本發(fā)明的輔助裝置需要從外部接入第一控制信號和第二控制信號，第一控制信號、第二控制信號的接入可以簡化其電路結(jié)構(gòu)，且不需要預(yù)充電電路和靈敏放大器電路的輔助。
[0019]進一步地，第一控制信號為PMOS管的上拉信號，第二控制信號為匪OS管的下拉信號，則僅需要兩個MOS管，便替代了現(xiàn)有DUMMY的6管結(jié)構(gòu)，且不需要預(yù)充電電路和靈敏放大器電路的輔助。
[0020]進一步地，在SRAM的工作系統(tǒng)中，接入的多列所述輔助裝置可以復(fù)用一列所述輔助裝置，一列輔助裝置包括但不局限于共用同一字線信號的多個輔助裝置。在復(fù)用一列輔助裝置時，該一列輔助裝置可以將多列的字線信號作或運算得到該一列輔助裝置的字線信號。進一步簡化SRAM的工作系統(tǒng)的結(jié)構(gòu)。
【附圖說明】
[0021]圖1為現(xiàn)有技術(shù)中6管SRAM的電路結(jié)構(gòu)示意圖；
[0022]圖2為現(xiàn)有技術(shù)中一種加入DUMMY的SRAM工作系統(tǒng)的示意圖。
[0023]圖3為本發(fā)明一實施例提供的SRAM的輔助裝置的示意圖；
[0024]圖4為本發(fā)明另一實施例提供的SRAM的輔助裝置的示意圖；
[0025]圖5為本發(fā)明另一實施例提供的SRAM的輔助裝置的示意圖。
【具體實施方式】
[0026]下面通過具體實施例對本發(fā)明的構(gòu)思進一步詳細說明。
[0027]如圖3所示，為本發(fā)明一實施例提供的SRAM的輔助裝置的示意圖，該輔助裝置不同于現(xiàn)有DUMMY結(jié)構(gòu)，該輔助裝置主要包括:
[0028]第一單元31，用于根據(jù)外部接入的第一控制信號，輸出第一輸出信號，所述第一輸出信號為高電平；
[0029]第二單元32，用于根據(jù)外部接入的第二控制信號，輸出第二輸出信號，所述第二輸出信號為低電平；
[0030]所述第一輸出信號、第二輸出信號中的一者與數(shù)據(jù)總線中較SRAM多出的一個位線對中的位線BL連接，另一者與所述位線對中的位線BLB連接。
[0031]一般的，每一個沒用到的數(shù)據(jù)總線的位線對需要增加一個該輔助裝置，假設(shè)數(shù)據(jù)總線具有M個位線對，SRAM陣列具有N個位線對，則數(shù)據(jù)總線中多出M-N個位線對，一般的，這多出的每個位線對上接入一個該輔助裝置，不需要預(yù)充電電路和靈敏放大器(SenseAmplifier)等輔助電路。在一些實施例中下，多列該輔助裝置也可以復(fù)用一列輔助裝置，一列輔助裝置包括但不局限于:共用同一 WL字線信號的多個輔助裝置，在復(fù)用一列輔助裝置時，優(yōu)選的，該一列輔助裝置可以將多列的WL字線信號作或運算得到該一列輔助裝置的字線信號，進一步簡化SRAM的工作系統(tǒng)的結(jié)構(gòu)。
[0032]作為一種實施例，如圖4所示，第一單元31為PMOS管，第二單元32為NMOS管，即該輔助裝置包括:一個PMOS管和一個NMOS管，所述PMOS管的源端接電源VCC，柵端接上拉信號PU_N，即第一控制信號，漏端輸出第一輸出信號;所述匪OS管的源端接地VSS，柵端接下拉信號PD，即第二控制信號，漏端輸出第二輸出信號，在該實施例中，所述第一輸出信號與數(shù)據(jù)總線中較SRAM多出的一個位線對中的位線BLB連接，所述第二輸出信號與該位線對中的另一位線BL連接，則位線BLB可以通過PMOS管上拉至VCC，位線BL可以通過NMOS管下拉至VSS。在讀SRAM時，位線BLB為高電平，位線BL為低電平，對應(yīng)的數(shù)據(jù)總線的位線對上讀出確定的“O”，而不是不定態(tài)。
[0033]在寫SRAM時，若第一控制信號為高電平，第二控制信號為低電平，此時無論位線BLB為高電平，位線BL為低電平(寫入“O”)，還是位線BLB為低電平，位線BL為高電平(寫入“I”)，對相應(yīng)的輔助裝置進行寫操作均能順利進行，且不會影響到其他電路(此時相當(dāng)于第一和第二控制信號由SRAM的讀信號產(chǎn)生)。若第一控制信號為低電平，第二控制信號為高電平，此時需控制位線BLB為高電平，位線BL為低電平，對相應(yīng)的輔助裝置進行寫“O”操作，且不會影響到其他電路(此時相當(dāng)于第一和第二控制信號由SRAM的讀和寫信號產(chǎn)生)。
[0034]作為另一種實施例，如圖5所示，第一單元31為PMOS管，第二單元32為匪OS管，即該輔助裝置包括:一個PMOS管和一個匪OS管，所述PMOS管的源端接電源VCC，柵端接上拉信號PU_N，即第一控制信號，漏端輸出第一輸出信號;所述NMOS管的源端接地VSS，柵端接下拉信號PD，即第二控制信號，漏端輸出第二輸出信號，在該實施例中，與圖4不同的是，所述第一輸出信號與數(shù)據(jù)總線中較SRAM多出的一個位線對中的位線BL連接，所述第二輸出信號與該位線對中的另一位線BLB連接，則位線BL可以通過PMOS管上拉至VCC，位線BLB可以通過NMOS管下拉至VSS。在讀SRAM時，位線BL為高電平，位線BLB為低電平，對應(yīng)的數(shù)據(jù)總線的位線對上讀出確定的“I”，而不是不定態(tài)。
[0035]在寫SRAM時，若第一控制信號為高電平，第二控制信號為低電平，此時無論位線BLB為高電平，位線BL為低電平(寫入“O”)，還是位線BLB為低電平，位線BL為高電平(寫入“I”)，對相應(yīng)的輔助裝置進行寫操作均能順利進行，且不會影響到其他電路(此時相當(dāng)于第一和第二控制信號由SRAM的讀信號產(chǎn)生)。若第一控制信號為低電平，第二控制信號為高電平，此時需控制位線BL為高電平，位線BLB為低電平，從而完成對相應(yīng)的輔助裝置進行寫“I”操作，且不會影響到其他電路(此時相當(dāng)于第一和第二控制信號由SRAM的讀和寫信號產(chǎn)生)。
[0036]本發(fā)明中的第一控制信號和第二控制信號可以通過多種方式產(chǎn)生，可以通過硬件產(chǎn)生、軟件產(chǎn)生，或軟硬結(jié)合的方式產(chǎn)生。在一些實施例中，上述輔助裝置還包括:接入信號產(chǎn)生單元，用于產(chǎn)生所述第一控制信號和所述第二控制信號。
[0037]優(yōu)選的，該接入信號產(chǎn)生單元具體用于接入SRAM的讀信號，根據(jù)所述SRAM的讀信號產(chǎn)生所述第一控制信號和所述第二控制信號。以圖4和5所示的輔助裝置的結(jié)構(gòu)為例，當(dāng)SRAM的讀信號為“O”時，可以直接將該讀信號作為上拉信號PU_N，即第一控制信號，通過一個反相器得到下拉信號PD，即第二控制信號，則得到上拉信號PU_N為“O”，下拉信號PD為“I” ；當(dāng)SRAM的讀信號為“I”時，可以直接將該讀信號作為下拉信號H)，通過一個反相器得到上拉信號PU_N，則得到上拉信號PU_N為“O”，下拉信號PD為“I”。接入信號產(chǎn)生單元還可用于接入SRAM的寫信號。
[0038]SRAM陣列有不同的形狀，對應(yīng)的輔助裝置的布置也有不同的形狀，一般地，成行成列的布置。假設(shè)SRAM的工作系統(tǒng)中接入了 N行Y列的輔助裝置，為了確保這其中任意一位被讀出時，在數(shù)據(jù)總線不會產(chǎn)生不定狀態(tài)，一種實施方式是，這N行Y列的輔助裝置都保留；另一種實施方式是，僅需保留一列輔助裝置，該列的WL字線信號由Y列的WL信號作或運算產(chǎn)生，確保WL信號選擇為〈Y-1: 0>時，均能在對應(yīng)的數(shù)據(jù)總線上產(chǎn)生確定的“I”(或“O” )。
[0039]本發(fā)明還提供一種SRAM的工作系統(tǒng)，包括SRAM陣列、數(shù)據(jù)總線，SRAM陣列包括至少一個SRAM，假設(shè)SRAM陣列具有N個位線對;數(shù)據(jù)總線具有M個位線對，M大于N;該SRAM的工作系統(tǒng)還包括M-N個本發(fā)明上述提供的SRAM的輔助裝置。其中，SRAM陣列的N個位線對與數(shù)據(jù)總線中的N個位線對一對一連接，數(shù)據(jù)總線中沒有用到的M-N個位線對，與M-N個該輔助裝置一對一連接，以一個輔助裝置與一個沒有用到的位線對連接為例，具體地，該輔助裝置的第一單元輸出的第一輸出信號為高電平，第二單元輸出的第二輸出信號為低電平，第一輸出信號、第二輸出信號中的一者與該位線對中的位線BL連接，另一者與該位線對中的位線BLB連接。該SRAM的工作系統(tǒng)如果包括多列輔助裝置，作為一種實施例，該多列輔助裝置可以復(fù)用一列輔助裝置，將多列的字線信號作或運算得到該一列輔助裝置的WL字線信號。
[0040]本發(fā)明設(shè)計了一種全新的輔助裝置及基于該輔助裝置的SRAM的工作系統(tǒng)，該輔助裝置與現(xiàn)有DUMMY結(jié)構(gòu)不同，簡化了電路結(jié)構(gòu)，且不需要預(yù)充電電路和靈敏放大器電路的輔助。進一步地，多列輔助裝置可以復(fù)用一列，進一步簡化SRAM的工作系統(tǒng)的結(jié)構(gòu)。
[0041]以上內(nèi)容是結(jié)合具體的實施方式對本發(fā)明所作的進一步詳細說明，不能認(rèn)定本發(fā)明的具體實施只局限于這些說明。對于本發(fā)明所屬技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明構(gòu)思的前提下，還可以做出若干簡單推演或替換，都應(yīng)當(dāng)視為屬于本發(fā)明的保護范圍。
【主權(quán)項】
1.一種SRAM的輔助裝置，其特征在于，包括: 第一單元，用于根據(jù)外部接入的第一控制信號，輸出第一輸出信號，所述第一輸出信號為高電平； 第二單元，用于根據(jù)外部接入的第二控制信號，輸出第二輸出信號，所述第二輸出信號為低電平； 所述第一輸出信號、第二輸出信號中的一者與數(shù)據(jù)總線中較SRAM多出的一個位線對中的位線BL連接，另一者與所述位線對中的位線BLB連接。2.如權(quán)利要求1所述的SRAM的輔助裝置，其特征在于， 所述第一單元為PMOS管，所述PMOS管的源端接電源VCC，柵端接所述第一控制信號，漏端輸出所述第一輸出信號； 所述第二單元為匪OS管，所述匪OS管的源端接地VSS，柵端接所述第二控制信號，漏端輸出所述第二輸出信號。3.如權(quán)利要求1所述的SRAM的輔助裝置，其特征在于，還包括: 接入信號產(chǎn)生單元，用于產(chǎn)生所述第一控制信號和所述第二控制信號。4.如權(quán)利要求3所述的SRAM的輔助裝置，其特征在于，所述接入信號產(chǎn)生單元具體用于接入SRAM的讀信號，根據(jù)所述SRAM的讀信號產(chǎn)生所述第一控制信號和所述第二控制信號。5.一種SRAM的工作系統(tǒng)，其特征在于，包括SRAM陣列、數(shù)據(jù)總線，SRAM陣列包括至少一個SRAM，SRAM陣列具有N個位線對;所述數(shù)據(jù)總線具有M個位線對，M大于N;所述SRAM的工作系統(tǒng)還包括M-N個如權(quán)利要求1至4任一項所述的SRAM的輔助裝置，其中，所述SRAM陣列的N個位線對與數(shù)據(jù)總線中的N個位線對一對一連接;M-N個所述輔助裝置與數(shù)據(jù)總線中的M-N個位線對一對一連接，其中， 各輔助裝置包括: 第一單元，用于根據(jù)外部接入的第一控制信號，輸出第一輸出信號，所述第一輸出信號為高電平； 第二單元，用于根據(jù)外部接入的第二控制信號，輸出第二輸出信號，所述第二輸出信號為低電平； 所述第一輸出信號、第二輸出信號中的一者與數(shù)據(jù)總線中M-N個位線對中的一個位線對中的位線BL連接，另一者與所述位線對中的位線BLB連接。6.如權(quán)利要求5所述的SRAM的工作系統(tǒng)，其特征在于，多列所述輔助裝置復(fù)用一列所述輔助裝置，將多列的字線信號作或運算得到所述一列所述輔助裝置的字線信號。
【文檔編號】H03K19/177GK105845171SQ201610120614
【公開日】2016年8月10日
【申請日】2016年3月3日
【發(fā)明人】夏釗, 霍杰
【申請人】深圳市紫光同創(chuàng)電子有限公司