揭露的內(nèi)容輕易地了解本發(fā)明的其他優(yōu)點(diǎn)與功效。本發(fā)明還可以通過另外不同的【具體實(shí)施方式】加以實(shí)施或應(yīng)用，本說明書中的各項(xiàng)細(xì)節(jié)也可以基于不同觀點(diǎn)與應(yīng)用，在沒有背離本發(fā)明的精神下進(jìn)行各種修飾或改變。
[0038]請參閱附圖。需要說明的是，本實(shí)施例中所提供的圖示僅以示意方式說明本發(fā)明的基本構(gòu)想，遂圖式中僅顯示與本發(fā)明中有關(guān)的組件而非按照實(shí)際實(shí)施時(shí)的組件數(shù)目、形狀及尺寸繪制，其實(shí)際實(shí)施時(shí)各組件的型態(tài)、數(shù)量及比例可為一種隨意的改變，且其組件布局型態(tài)也可能更為復(fù)雜。
[0039]實(shí)施例一
[0040]如圖3所示，本發(fā)明提供一種抗單粒子效應(yīng)的靜態(tài)隨機(jī)存儲(chǔ)器單元，所述存儲(chǔ)器單元至少包括:第一交叉耦合性反相器10、第二交叉耦合型反相器20以及傳輸管。
[0041]所述第一交叉耦合型反相器10由第一上拉管和第二上拉管組成。作為示例，所述第一上拉管和第二上拉管均為PM0S晶體管，分別記為PU1和PU2。這兩個(gè)上拉管的尺寸嚴(yán)格匹配，以增大存儲(chǔ)單元的穩(wěn)定性。
[0042]所述第二交叉耦合型反相器20第一下拉管和第二下拉管組成。作為示例，所述第一下拉管和第二下拉管均為NM0S晶體管，分別記為PD1和TO2。這兩個(gè)下拉管的尺寸嚴(yán)格匹配，以增大存儲(chǔ)單元的穩(wěn)定性。
[0043]所述傳輸管由字線控制，并由第一存取管、第二存取管、第三存取管及第四存取管組成。作為示例，所述第一存取管、第二存取管、第三存取管及第四存取管均為NM0S晶體管，分別記為 AC 1、AC2、AC3、AC4。
[0044]本實(shí)施例中，第一上拉管PU1的柵極連接到所述第二上拉管PU2的漏極；所述第一上拉管PU1的源極接高電平；所述第一上拉管PU1的漏極連接到所述第二上拉管HJ2的柵極；
[0045]所述第二上拉管HJ2的柵極連接到所述第一上拉管PU1的漏極；所述第二上拉管PU2的源極接高電平；所述第二上拉管PU2的漏極連接到所述第一上拉管PU1的柵極。
[0046]所述第一下拉管roi的柵極連接到所述第三存取管AC3的源極QB’ (或者漏極)、所述第四存取管AC4的漏極QB’ (或者源極);所述第一下拉管H)1的漏極連接到所述第一上拉管PU1的漏極、所述第二存取管AC2的源極(或者漏極)；所述第一下拉管roi的源極接低電平；
[0047]所述第二下拉管TO2的柵極連接到所述第一存取管AC1的源極Q’ (或者漏極)、所述第二存取管AC2的漏極Q’ (或者源極);所述第二下拉管TO2的漏極連接到所述第二上拉管PU2的漏極、所述第四存取管AC4的源極(或者漏極);所述第二下拉管PD2的源極接低電平。
[0048]對于字線控制的傳輸管而言，第一存取管AC1和第二存取管AC2構(gòu)成位線BL與第一存儲(chǔ)節(jié)點(diǎn)Q的串聯(lián)回路；第一存取管AC1和第二存取管AC2的柵極都是由字線WL控制；第一存取管AC1的源極Q’ (或者漏極)、第二存取管AC2的漏極Q’ (或者源極)控制第二下拉管TO2的柵極；第三存取管AC3和第四存取管AC4構(gòu)成反位線BLB與第二存儲(chǔ)節(jié)點(diǎn)QB的串聯(lián)回路；第三存取管AC3和第四存取管AC4的柵極都是由字線WL控制；第三存取管AC3的源極QB’ (或者漏極)、第四存取管AC4的漏極QB’ (或者源極)控制第一下拉管TO2的柵極。
[0049]以下對實(shí)施例一對應(yīng)的存儲(chǔ)器單元的具體工作方式進(jìn)行詳細(xì)說明:
[0050]存儲(chǔ)單元有三種工作狀態(tài):當(dāng)存儲(chǔ)單元工作在寫狀態(tài)時(shí)，比如寫“0”數(shù)據(jù):先將位線BL拉低，將反位線BLB抬高，然后再將字線WL抬高，第一存取管AC1和第二存取管AC2工作在線性區(qū)，第三存取管AC3工作在飽和區(qū)，第四存取管AC4工作在線性區(qū)，通過充放電，最終使得第一存儲(chǔ)節(jié)點(diǎn)Q拉成低電平、第二存儲(chǔ)節(jié)點(diǎn)QB抬成高電平；當(dāng)工作在讀狀態(tài)時(shí)，比如所存為“0”數(shù)據(jù)，先通過預(yù)充電電路將位線BL和反位線BLB抬成高電平，再將字線抬高，第一存取管AC1和第二存取管AC2導(dǎo)通，通過位線BL放電，使得位線BL電位下降，再通過靈敏放大器將反位線BLB和位線BL之間的電位差放大，以判斷所所存儲(chǔ)的數(shù)據(jù)為“0”數(shù)據(jù)；當(dāng)存儲(chǔ)單元工作在保持狀態(tài)時(shí)，只需要將字線WL拉低即可，第一存取管、第三存取管截止，所以位線BL、反位線BLB數(shù)據(jù)不會(huì)影響到Q’和QB’。
[0051]假設(shè)存儲(chǔ)單元所存的數(shù)據(jù)為“1”數(shù)據(jù)，即是第一存儲(chǔ)節(jié)點(diǎn)Q為高電平，第二存儲(chǔ)節(jié)點(diǎn)QB為低電平；字線WL為低電平(對于單個(gè)存儲(chǔ)單元來講，絕大部分時(shí)間處于保持狀態(tài))；高能粒子轟擊處于截止?fàn)顟B(tài)的M0S管體區(qū)為最惡劣情況，所以假設(shè)高能粒子轟擊第一下拉管PD1的體區(qū):此時(shí)第一下拉管PD1和第二上拉管PU2處于截止?fàn)顟B(tài)，第二下拉管PD2和第一上拉管pui處于導(dǎo)通狀態(tài)；高能粒子轟擊后，在第一下拉管roi的體區(qū)形成瞬態(tài)大電流，此時(shí)一部分電流會(huì)通過體區(qū)的體引出結(jié)構(gòu)流到低點(diǎn)位VSS端；另一部分電流造成第一存儲(chǔ)節(jié)點(diǎn)Q電位降低。此時(shí)，一方面，第二存儲(chǔ)節(jié)點(diǎn)QB仍為低電位，第一上拉管PU1是導(dǎo)通的，通過高電位VDD對第一存儲(chǔ)節(jié)點(diǎn)Q充電，防止其電位降低；另一方面，與第一存儲(chǔ)節(jié)點(diǎn)Q連接的M0S管源極或者漏極，因?yàn)榈诙嫒」苁墙刂沟模涞刃ё柚翟谡讱W姆級，又由于與第二存取管連接的第一存取管是截止的，與第二下拉管連接的是其柵極，等效電阻比兆歐姆級別還高幾個(gè)量級，所以這就大大延長了其反饋時(shí)間，從而提高了抗單粒子效應(yīng)。
[0052]實(shí)施例二
[0053]如圖4所示，本發(fā)明提供另一種抗單粒子效應(yīng)的靜態(tài)隨機(jī)存儲(chǔ)器單元，所述存儲(chǔ)器單元至少包括:第一交叉耦合性反相器10、第二交叉耦合型反相器20以及傳輸管。
[0054]所述第一交叉耦合型反相器10由第一上拉管和第二上拉管組成。作為示例，所述第一上拉管和第二上拉管均為PM0S晶體管，分別記為PU1和PU2。這兩個(gè)上拉管的尺寸嚴(yán)格匹配，以增大存儲(chǔ)單元的穩(wěn)定性。
[0055]所述第二交叉耦合型反相器20第一下拉管和第二下拉管組成。作為示例，所述第一下拉管和第二下拉管均為NM0S晶體管，分別記為PD1和TO2。這兩個(gè)下拉管的尺寸嚴(yán)格匹配，以增大存儲(chǔ)單元的穩(wěn)定性。
[0056]所述傳輸管由字線控制，由第一存取管、第二存取管、第三存取管及第四存取管組成。作為示例，所述第一存取管、第二存取管、第三存取管及第四存取管均為NM0S晶體管，分別記為 AC1、AC2、AC3、AC4。
[0057]本實(shí)施例中，所述的第一上拉管HJ1的柵極連接到所述第二上拉管PU2的漏極；所述第一上拉管PU1的源極接高電平；所述第一上拉管PU1的漏極連接到所述第二上拉管PU2的柵極；
[0058]所述第二上拉管PU2的柵極連接到所述第一上拉管PU1的漏極；所述第二上拉管PU2的源極接高電平；所述第二上拉管PU2的漏極連接到所述第一上拉管PU1的柵極。
[0059]所述第一下拉管PD1的柵極連接到所述第四存取管AC4的漏極(或者源極);所述第一下拉管roi的漏極連接到所述第一上拉管HJ1的漏極、所述第一存取管AC1的源極(或者漏極)和所述第二存取管AC2的源極(或者漏極)，構(gòu)成第一存儲(chǔ)節(jié)點(diǎn)Q ;所述第一下拉管roi的源極接低電平；
[0060]所述第二下拉管PD2的柵極連接到所述第二存取管AC2的漏極(或者源極);所述第二下拉管TO2的漏極連接到所述第二上拉管PU2的漏極、所述第三存取管AC3的源極(或者漏極)和所述第四存取管AC4的源極(或者漏極)，構(gòu)成第二存儲(chǔ)節(jié)點(diǎn)QB ;所述第二下拉管ro2的源極接低電平。
[0061]對于字線控制的傳輸管而言，所述第一存取管AC1的漏極(或者源極)連接存儲(chǔ)單元的位線，所述第一存取管AC1的柵極和第二存取管AC2的柵極均受字線控制；所述第三存取管AC3的漏極(或者源極)連接存儲(chǔ)單元的反位線，所述第三存取管AC3的柵極和第四存取管AC4的柵極均受字線控制。
[0062]字線WL通過控制第一存取管AC1來控制位線BL與第一存儲(chǔ)節(jié)點(diǎn)Q的導(dǎo)通；字線WL通過控制第二存取管AC2來控制第二下拉管PD2的柵極與第一存儲(chǔ)節(jié)點(diǎn)Q的導(dǎo)通；字線WL通過控制第三存取管AC3來控制反位線BLB與第二存儲(chǔ)節(jié)點(diǎn)QB的導(dǎo)通；字線WL通過控制第四存取管AC4來控制第一下拉管的柵極與第二存儲(chǔ)節(jié)點(diǎn)QB的導(dǎo)通。
[0063]以下對實(shí)施例二對應(yīng)的存儲(chǔ)器單元的具體工作方式進(jìn)行詳細(xì)說明:
[0064]存儲(chǔ)單元有三種工作狀態(tài):當(dāng)存儲(chǔ)單元工作在寫狀態(tài)時(shí)，比如寫“0”數(shù)據(jù):先將位線BL拉低，將反位線BLB抬高，然后再將字