專利名稱：帶程序暫停命令的非易失性可寫存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及存儲器設(shè)備領(lǐng)域。更具體地，本發(fā)明涉及在非易失性可寫存儲器中暫停程序操作以便在該非易失性可寫存儲器中執(zhí)行其它操作。
先有技術(shù)的非易失性可寫存儲器的一種類型為高速可擦除與電可編程只讀存儲器(“高速EPROM”或“高速存儲器”)。典型的高速EPROM與標準的電可編程只讀存儲器(“EPROM”)具有相同的陣列配置并能以類似于EPROM的方式編程。一旦編程后，可在一次相對地快速的操作中用電擦除高速EPROM的全部內(nèi)容或該高速EPROM的一塊的全部內(nèi)容。對高速EPROM中或其一塊中所有單元的源施加一個擦除電壓。這導(dǎo)致全陣列擦除或塊擦除。然后便可用新數(shù)據(jù)重新編程該高速EPROM或該高速EPROM的擦除的塊。
對于擦除，高速EPROM與傳統(tǒng)的電可擦除可編程只讀存儲器(“EEPROM”)不同。傳統(tǒng)的EEPROM通常利用選擇晶體管用于單個單元擦除控制。另外，高速EPROM通常用單個晶體管單元達到高得多的密度。
對于先有技術(shù)單個位高速EPROM，邏輯“1”意味著與位單元關(guān)聯(lián)的浮柵上存儲極少電子，如果有的話。邏輯“0”意味著與該位單元關(guān)聯(lián)的浮柵上存儲許多電子。擦除高速EPROM導(dǎo)致在各位單元中存儲邏輯1。高速EPROM的各單個位單元在沒有先行擦除前不能從邏輯0改寫到邏輯1。然而，該高速EPROM的各單個位單元可從邏輯1寫到邏輯0，假定只是要求增加電子到與擦除狀態(tài)關(guān)聯(lián)的浮柵上的話。
高速EPROM可讀、編程(或?qū)?與擦除。對于先有技術(shù)高速EPROM，寫一個字節(jié)的程序操作通常占用10微秒數(shù)量級。然而，因為為了保證程序操作正確地完成而需要一定余量，高速EPROM制造商規(guī)定了最大程序時間。從而，雖然典型的程序操作可能占用10微秒，系統(tǒng)可能需要等待100微秒的最大程序操作時間，以便保證正確地執(zhí)行程序操作。
類似地，對于先有技術(shù)高速EPROM，為了擦除8K字節(jié)的數(shù)據(jù)塊，擦除操作可能占用300到600微秒。然而，為了保證正確地執(zhí)行整決數(shù)據(jù)的擦除操作，高速EPROM可能需要高達3秒的最大擦除操作時間。
因為擦除操作具有如此長的等待時間，先有技術(shù)高速EPROM包含擦除暫停命令。當將擦除暫停命令寫入高速EPROM時，高速EPROM暫停正在執(zhí)行的擦除操作。然后可在該高速EPROM上執(zhí)行其它操作。隨后，當將擦除恢復(fù)命令寫入高速EPROM時，高速EPROM便從它由于擦除暫停命令引起的操作被暫停處恢復(fù)擦除操作。Faudrich等人的名稱為“暫停自動化擦除非易失性半導(dǎo)體存儲器的電路與方法”的美國專利5,355,464中描述了該擦除暫停電路的實現(xiàn)，該專利授予了本申請的同一個受讓人。


圖1示出先有技術(shù)高速EPROM10的圖。該高速EPROM包含命令寄存器20、存儲器陣列控制電路40及存儲器陣列50。
若干數(shù)據(jù)輸入/輸出(I/O)管腳12從高速EPROM的管腳上耦合到命令寄存器20。數(shù)據(jù)I/O管腳12的數(shù)目通常為8管腳或12管腳，它符合要存儲在高速EPROM中的數(shù)據(jù)的大小。數(shù)據(jù)I/O管腳12允許將命令寫入命令寄存器20中。例如，對于一種先有技術(shù)高速EPROM，命令解碼器包含用于解碼下列命令的電路(1)擦除、(2)擦除暫停、(3)擦除恢復(fù)、(4)程序、(5)讀及(6)讀狀態(tài)。耦合了寫使能(WE#)管腳30以提供對命令寄存器20的輸入。
命令寄存器20通過信號線78a-n耦合在存儲器陣列控制電路40上。存儲器陣列控制電路40包含狀態(tài)寄存器42。存儲器陣列控制電路40還包含讀電路、用于存取及提供數(shù)據(jù)給存儲器陣列50中的單元的行與列解碼器電路、以及包含程序與擦除電路的寫狀態(tài)機。存儲器陣列控制電路40提供適當信號來為執(zhí)行命令寄存器20所提供的命令訪問存儲器陣列50。存儲器陣列控制電路40從高速EPROM的地址管腳44接收地址輸入。命令復(fù)位信號48從存儲器陣列控制電路40耦合到命令寄存器20上。
將存儲器陣列耦合成響應(yīng)讀操作提供數(shù)據(jù)給用于提供數(shù)據(jù)給高速EPROM的數(shù)據(jù)I/O管腳12的輸出多路復(fù)用器60。也將狀態(tài)寄存器42耦合成響應(yīng)讀狀態(tài)操作提供數(shù)據(jù)給用于提供狀態(tài)數(shù)據(jù)給高速EPROM的數(shù)據(jù)I/O管腳12的輸出多路復(fù)用器60。狀態(tài)寄存器42提供關(guān)于高速EPROM正在執(zhí)行的當前操作的信息。存儲器陣列控制電路40根據(jù)命令寄存器20提供給它的命令控制輸出多路復(fù)用器60。存儲器陣列控制電路40響應(yīng)讀狀態(tài)操作選擇狀態(tài)寄存器輸出通過輸出多路復(fù)用器60，而存儲器陣列控制電路響應(yīng)讀操作選擇存儲器陣列輸出通過輸出多路復(fù)用器60。
在先有技術(shù)高速EPROM中，高速EPROM的就緒/忙(RY/BY#)管腳62提供高速EPROM是否忙的狀態(tài)指示器。RY/BY#管腳為“低”以指示忙狀態(tài)，這表示高速EPROM正在執(zhí)行塊擦除操作或字節(jié)寫操作，RY/BY#為“高”以指示就緒狀態(tài)，這表示高速EPROM準備好用于新命令，塊擦除被暫停，或者器件在低功耗模式中。狀態(tài)寄存器42耦合成提供輸出給RY/BY#管腳62。
此外，將電源電壓Vcc、地電位Vss及編程電壓Vpp提供給高速EPROM10。
圖2示出命令寄存器20及存儲器陣列控制電路40的先有技術(shù)方框圖。命令寄存器20包含命令解碼器70及命令鎖存器76a-n。命令鎖存器包含擦除鎖存器76a、擦除暫停鎖存器76b、擦除恢復(fù)鎖存器76c、程序鎖存器76d、該鎖存器76m及讀狀態(tài)鎖存器76n。
命令解碼器解碼它從數(shù)據(jù)I/O管腳12接收的命令。通過信號線72a-n將各命令提供給一個相關(guān)的命令鎖存器76a-n。命令鎖存器76a-n在確立寫使能(WE#)管腳30時鎖存命令。命令鎖存器76a-n通過信號線78a-n提供解碼的命令給存儲器陣列控制電路40。
存儲器陣列控制電路包含擦除電路90、程序電路94、讀電路96及讀狀態(tài)電路98。擦除電路90包含擦除暫停電路92。讀狀態(tài)電路98耦合在狀態(tài)寄存器42上。
擦除鎖存器76a、擦除暫停鎖存器76b及擦除恢復(fù)鎖存器76c耦合在擦除電路90上。擦除暫停鎖存器76b及擦除恢復(fù)鎖存器76c耦合在擦除電路90內(nèi)的擦除暫停電路92上。
程序鎖存器76d耦合在程序電路94上。該鎖存器76m耦合在讀電路96上，及讀狀態(tài)鎖存器76n耦合在讀狀態(tài)電路98上。
存儲器陣列控制電路40耦合成提供一個或多個命令復(fù)位信號48給命令解碼器供清除命令鎖存器76a-n。命令解碼器利用命令復(fù)位信號48通過命令鎖存器復(fù)位信號74a-n清除命令鎖存器76a-n。對于一種實現(xiàn)，存在單個的命令鎖存器復(fù)位信號74a-n耦合在各命令鎖存器76a-n上。對于另一種實現(xiàn)，一個命令鎖存器復(fù)位信號耦合在所有命令鎖存器上。
高速EPROM能用來存儲代碼與數(shù)據(jù)兩者。在一種先有技術(shù)用法中，將代碼存儲在高速EPROM的某個塊中而將數(shù)據(jù)存儲在該高速EPROM的其它塊中。這允許擦除一塊而不干擾不同的塊的內(nèi)容。此外，一些高速EPROM提供不同大小的數(shù)據(jù)塊與代碼塊。
雖然有可能將代碼與數(shù)據(jù)都存儲在高速EPROM中及執(zhí)行直接從高速EPROM提供給處理器的代碼，但當將高速EPROM用在需要代碼取出服務(wù)的系統(tǒng)中時會出現(xiàn)問題。這是由程序操作及擦除操作的長等待時間引起的，如前面所述。例如，如果處理器正在執(zhí)行程序操作寫數(shù)據(jù)字節(jié)到高速EPROM中，隨后處理器請求高速EPROM執(zhí)行讀操作以便執(zhí)行代碼取出，即讀代碼來取得新指令供處理器執(zhí)行，該讀操作可被延遲達100微秒等待程序操作完成。這導(dǎo)致處理器停機處理器保持空閑直到它接收新指令為止。在要求以小于最大程序操作時間的時間執(zhí)行代碼取出的系統(tǒng)中這一延遲讀代碼將是不能接受的。
圖3示出系統(tǒng)的先有技術(shù)圖，其包括通過總線108耦合在一起的處理器100、易失性存儲器102及高速EPROM104。然而，易失性存儲器102與高速EPROM104可通過獨立的總線耦合在處理器100上。高速EPROM中包含代碼與數(shù)據(jù)兩者，其中代碼是可由處理器執(zhí)行的。將高速EPROM的代碼投影或復(fù)制到易失性存儲器中，后者可以是動態(tài)隨機存取存儲器(DRAM)或靜態(tài)隨機存取存儲器(SRAM)。將代碼在易失性存儲器中投影之后，如果高速EPROM正在執(zhí)行程序操作而處理器生成取代碼請求，則處理器可通過從易失性存儲器中讀請求的代碼來滿足該取代碼請求。處理器不需要為了執(zhí)行取代碼而等待高速EPROM結(jié)束其程序操作。
然而，如果存儲在高速EPROM中的代碼的規(guī)模是大的，這一方案可能是代價高昂的，因為為了克服程序操作等待時間DRAM/SRAM將需要大得足以存儲整個代碼塊?？赡懿捎脠D3中所示的配置的系統(tǒng)的一個實例為個人計算機(PC)。
圖4示出包含處理器100、易失性存儲器102、高速EPROM104及EEPROM106的先有技術(shù)系統(tǒng)。在這一先有技術(shù)系統(tǒng)中，EEPROM106存儲數(shù)據(jù)而高速EPROM104存儲代碼。SRAM/DRAM102用于在將數(shù)據(jù)提供給EEPROM106之前臨時存儲數(shù)據(jù)，即SRAM/DRAM用作處理器與EEPROM之間的緩沖器。
圖5示出另一先有技術(shù)系統(tǒng)，其中EEPROM106存儲代碼而高速EPROM104存儲數(shù)據(jù)。SRAM/DRAM102用作處理器與高速EPROM之間的臨時緩沖器。
從而圖3、4及5示出在高速存儲器正在執(zhí)行程序操作時缺乏快速及簡便地服務(wù)處理器的取代碼請求的能力的先有技術(shù)高速EPROM系統(tǒng)。
本發(fā)明的目的為提供暫停非易失性可寫存儲器中的程序操作以便從該非易失性可寫存儲器中讀取代碼的能力。本發(fā)明的意圖為響應(yīng)中斷信號利用暫停命令暫停程序操作。
描述了暫停高速存儲器中的程序操作的方法與裝置。高速存儲器包含存儲器陣列、命令寄存器及存儲器陣列控制電路。命令寄存器解碼程序暫停命令并提供暫停信號作為輸出。存儲器陣列控制電路耦合成從命令寄存器接收暫停信號。存儲器陣列控制電路執(zhí)行將數(shù)據(jù)寫入存儲器陣列的程序操作。存儲器陣列控制電路在收到暫停信號時暫停程序操作。
從附圖及下面的詳細描述中，本發(fā)明的其它目的、特征及優(yōu)點將是顯而易見的。
圖1示出高速EPROM的先有技術(shù)圖。
圖2示出該高速EPROM的命令寄存器及存儲器陣列控制電路的先有技術(shù)方框圖。
圖3示出包括通過總線耦合在一起的高速EPROM、處理器及易失性存儲器的系統(tǒng)的先有技術(shù)圖。
圖4示出利用EEPROM存儲數(shù)據(jù)的先有技術(shù)系統(tǒng)。
圖5示出利用EEPROM存儲代碼的另一先有技術(shù)系統(tǒng)。
圖6示出按照本發(fā)明的一個實施例的命令寄存器及存儲器陣列控制電路的方框圖。
圖7示出命令寄存器及存儲器陣列控制電路的另一實施例的方框圖。
圖8a為展示包含通過總線耦合在一起的處理器、SRAM/DRAM及高速EPROM的系統(tǒng)的方框圖。
圖8b示出圖8a的SRAM/DRAM的內(nèi)容。
圖8c示出圖8a的高速EPROM的內(nèi)容。
圖9為展示具有圖8a、8b與8c中所示的配置的系統(tǒng)所采取的示范性步驟的流程圖。
圖10為展示可利用嵌套技術(shù)暫停多個操作的流程圖。
描述用于暫停非易失性可寫存儲器中的程序操作以便從該非易失性可寫存儲器中讀取代碼的方法與裝置。雖然詳細的說明描述了利用高速EPROM的實施例，本發(fā)明可用于任何非易失性可寫存儲器，其中包含但不限于EPROM、EEPROM及高速存儲器，包含諸如“或非(NOR)”、“與非(NAND)”、“與(AND)”、分離的位線“或非”(DIvided bit-line NOR-DINOR)及鐵電隨機存取存儲器(FRAM)等技術(shù)。
圖6示出按照本發(fā)明的一個實施例的命令寄存器120及存儲器陣列控制電路140的方框圖。
命令解碼器170解碼下列命令(1)擦除、(2)擦除暫停、(3)擦除恢復(fù)、(4)程序、(5)程序暫停、(6)程序恢復(fù)、(7)讀及(8)讀狀態(tài)。命令解碼器通過信號線172a-n將解碼的命令提供給對應(yīng)的命令鎖存器176a-n。這些命令鎖存器是用寫使能(WE#)管腳130鎖存的。
擦除鎖存器176a通過信號線178a耦合在擦除電路190上。擦除暫停鎖存器176b通過信號線178b耦合在擦除電路190的擦除暫停電路192上。
程序鎖存器176d通過信號線178d耦合在程序電路194上。程序暫停鎖存器176e通過信號線178e耦合在程序電路194的程序暫停電路195上。
讀鎖存器176m通過信號線178m耦合在讀電路196上，而讀狀態(tài)鎖存器176n通過信號線178n耦合在讀狀態(tài)電路198上。讀狀態(tài)電路198耦合在狀態(tài)寄存器142上，后者耦合成提供狀態(tài)輸出給數(shù)據(jù)I/O及RY/BY#管腳。
存儲器陣列控制電路140耦合成提供一個或多個命令復(fù)位信號148給命令解碼器170供清除命令鎖存器176a-n。命令解碼器利用命令復(fù)位信號148通過命令鎖存器復(fù)位信號174a-n清除命令鎖存器176a-n。對于一個實施例，擁有單獨的命令鎖存器復(fù)位信號耦合在各命令鎖存器176a-n上，從而各命令鎖存器176a-n能獨立地清除。對于另一實施例，一個命令鎖存器復(fù)位信號耦合在所有命令鎖存器上。
當將程序暫停命令寫入命令解碼器時，命令解碼器便將程序暫停命令提供給程序暫停鎖存器176e。當將程序恢復(fù)命令寫入命令解碼器時，命令解碼器170通過確立命令鎖存器復(fù)位信號174e來清除程序暫停鎖存器176e。
對于一個實施例，程序暫停命令與程序恢復(fù)命令是同一命令，但根據(jù)它們出現(xiàn)的時間互相區(qū)別。每次將程序暫停/程序恢復(fù)命令寫入命令解碼器中時，命令解碼器便在提供程序暫停命令給程序暫停鎖存器176e或清除程序暫停鎖存器176e之間反復(fù)切換。
對于另一實施例，對程序暫停與擦除暫停兩者使用單一的暫停命令。根據(jù)它們出現(xiàn)的時間互相區(qū)分程序暫停命令與擦除暫停命令。如果將暫停命令寫入命令解碼器中時正在執(zhí)行擦除操作，則將執(zhí)行擦除暫停。如果將暫停命令寫入命令解碼器中時正在執(zhí)行程序操作，則將執(zhí)行程序暫停。此外，程序恢復(fù)及擦除恢復(fù)命令可以與程序暫停/擦除暫停命令一樣。命令解碼器122跟蹤被暫停的上一個操作。當將“暫停-恢復(fù)”命令寫入命令解碼器時同時正在執(zhí)行空閑或不能暫停的操作時，則恢復(fù)被暫停的上一次操作。暫停的操作是能嵌套的，如下面參照圖10所描述的。
存儲器陣列控制電路140解釋提供給它的命令信號178a-n，并響應(yīng)命令信號執(zhí)行對應(yīng)的操作。存儲器陣列控制電路140包含程序暫停電路195用于暫停存儲器陣列150的程序操作。存儲器陣列控制電路140還包含先有技術(shù)的擦除暫停電路192用于暫停存儲器陣列150的擦除操作。存儲器陣列控制電路包含用于存儲暫停的非讀操作的狀態(tài)的裝置，以便以后能恢復(fù)該非讀操作。非讀操作包含下面討論中的程序操作及擦除操作。然而對于替代實施例，也能暫停諸如命令操作及狀態(tài)檢索操作等其它類型的操作。
程序暫停操作在預(yù)定的時間量內(nèi)完成其程序操作的暫停以便允許讀操作以指定的等待時間執(zhí)行。程序暫停操作是通過寫程序暫停命令到命令解碼器170中來起動的。對于一個實施例，程序暫停在7微秒內(nèi)完成。這一預(yù)定的時間量之后，便能在高速EPROM上執(zhí)行其它操作。
類似地，擦除暫停操作也在預(yù)定的時間量內(nèi)完成。擦除暫停操作可用寫擦除暫停命令到命令解碼器122中的先有技術(shù)方法來起動。對于一個實施例，暫停該擦除操作在20微秒內(nèi)完成。這一預(yù)定的時間量之后，便能執(zhí)行其它操作。
對于一個實施例，通過利用讀狀態(tài)命令訪問高速EPROM的狀態(tài)便有可能確定正在執(zhí)行的是程序操作還是擦除操作。也能用RY/BY#管腳162確定狀態(tài)，如前面所述。作為替代可利用獨立的管腳來提供正在執(zhí)行的是程序操作還是擦除操作的指示。
圖7示出命令寄存器120及存儲器陣列控制電路140的另一實施例的方框圖。圖7的命令寄存器120類似于圖6的，但除圖7的命令解碼器包含擦除恢復(fù)鎖存器176c及程序恢復(fù)鎖存器176e之外。擦除恢復(fù)鎖存器176c是先有技術(shù)。
擦除恢復(fù)鎖存器176c通過信號線172c從命令解碼器170接收解碼的命令信號。在確立WE#管腳130時鎖存擦除恢復(fù)鎖存器176c。擦除恢復(fù)鎖存器176c通過信號線178c耦合在擦除電路190的擦除暫停電路192上。從命令解碼器170將命令鎖存器復(fù)位信號174c提供給擦除恢復(fù)鎖存器176c。
程序恢復(fù)鎖存器176f通過信號線172f從命令解碼器170接收解碼的命令信號。在確立WE#管腳130時鎖存程序恢復(fù)鎖存器176f。程序恢復(fù)鎖存器176f通過信號線178f耦合在程序電路194的程序暫停電路195上。從命令解碼器170將命令鎖存器復(fù)位信號174f提供給程序恢復(fù)鎖存器176f。
程序暫停鎖存器176e提供信號給程序暫停電路195以便暫停一個程序操作，而程序恢復(fù)鎖存器176f提供信號給程序暫停電路195以便恢復(fù)被暫停的程序操作。
圖8a為展示包含通過總線108耦合在一起的處理器400、SRAM/DRAM405及高速EPROM410的系統(tǒng)的方框圖。系統(tǒng)中斷200耦合成提供對處理器400的輸入。對于另一實施例，SRAM/DRAM405及高速EPROM410通過不同的總線耦合在處理器400上。圖8b示出圖8a的SRAM/DRAM405的內(nèi)容，而圖8c示出圖8a的高速EPROM410的內(nèi)容。
SRAM/DRAM405包含數(shù)據(jù)緩沖器存儲區(qū)420。這一數(shù)據(jù)緩沖器存儲區(qū)用于在將數(shù)據(jù)存儲在高速EPROM410的數(shù)據(jù)區(qū)430之前臨時存儲數(shù)據(jù)。臨時緩沖器允許將數(shù)據(jù)相對地快地寫入SRAM/DRAM405中，然后在有時間時將其傳送到高速EPROM410中。
SRAM/DRAM405還包含中斷處理程序例程422。該中斷處理程序例程422響應(yīng)系統(tǒng)中斷200向處理器400提供代碼。
高速EPROM410包含數(shù)據(jù)區(qū)430、備用塊區(qū)432及代碼區(qū)434。備用塊區(qū)用于先有技術(shù)的塊管理。代碼區(qū)用于存儲處理器400可執(zhí)行的各種例程。
對于一個實施例，SRAM/DRAM大小為1M位或128KB，而高速EPROM大小為8M位。
圖9為展示具有圖8a、8b與8c中所示的配置的系統(tǒng)所采取的示范性步驟的流程圖。流程圖從框500處理器執(zhí)行程序操作開始。從框500，操作在框502繼續(xù)，在其中處理器接收系統(tǒng)中斷信號200。在框504，處理器執(zhí)行從中斷處理程序例程422取代碼。對于一個實施例，中斷處理程序存儲在SRAM/DRAM405中。對于另一實施例，中斷處理程序存儲在處理器中，例如在高速緩沖存儲器或內(nèi)部ROM中。中斷處理程序例程包含用于向高速EPROM410生成程序暫停命令的指令，在框506上，處理器400執(zhí)行中斷處理程序例程422并生成程序暫停命令到高速EPROM。
操作在框508繼續(xù)，在其中暫停高速EPROM正在執(zhí)行的程序操作。在框510執(zhí)行從高速EPROM代碼區(qū)434取一個或多個代碼。當暫停程序操作時也可有選擇地在高速EPROM中執(zhí)行其它操作。操作在框512繼續(xù)，在其中處理器生成程序恢復(fù)命令到高速EPROM。處理器400生成程序恢復(fù)命令，而在框514恢復(fù)該程序操作。流程圖在框520上終止。
從而，參照圖8a、8b、8c及9描述了利用中斷處理程序例程及程序暫停命令暫停程序操作的方法。
圖10為展示可利用嵌套技術(shù)暫停多個操作的流程圖。流程圖起始在框600上。操作在框602上繼續(xù)，在其中第一非讀操作開始，對于一個實施例，作為第一(或外層)嵌套的暫停操作，只有擦除操作可以暫停。對于該實施例，擦除操作具有相對低的優(yōu)先級，使得所有其它操作都能占先于它。程序操作具有較高優(yōu)先級，使得只有某些操作能占先于它。對于另一實施例，外層嵌套暫停的操作可以是擦除操作、程序操作、讀狀態(tài)操作或命令操作。
在框604，暫停第一非讀操作。該暫停是通過寫暫停命令到命令解碼器170起動的。在未完成在被暫停的操作期間起動的操作之前不恢復(fù)被暫停的操作。對于一個實施例，RY/BY#信號將轉(zhuǎn)換到高電平以指示高速存儲器就緒。然而，通過讀狀態(tài)命令訪問的狀態(tài)字中的一位指示有一個操作被暫停。對于一個實施例，狀態(tài)字中包含用于指示一個擦除操作被暫停的一位、用于指示一個程序操作被暫停的一位及用于指示該寫狀態(tài)機是否忙的一位。
在框606上，可執(zhí)行一個或多個其它操作。對于一個實施例，暫停第一非讀操作之后只允許某些操作。例如，如果已暫停一個擦除操作，則只有下列操作是允許的讀、程序、程序暫停、程序恢復(fù)、讀狀態(tài)及擦除恢復(fù)。
在框608上，第二非讀操作開始，對于一個實施例，第二非讀操作為程序操作。RY/BY#信號轉(zhuǎn)換到低電平以指示高速存儲器為忙。
操作在框610繼續(xù)，在其中暫停第二非讀操作。RY/BY#信號轉(zhuǎn)換到高電平以指示高速存儲器是就緒的。
在框612中可執(zhí)行一或多個操作。對于一個實施例，在暫停程序操作時只允許某些操作。對于一個實施例，只允許讀、讀狀態(tài)及程序恢復(fù)操作。
在框614上，恢復(fù)第二非讀操作。這是通過寫恢復(fù)命令到命令解碼器170中完成的。在第二非讀操作期間，對應(yīng)于框610-614的步驟可執(zhí)行多次。
在框616上，第二非讀操作完成。操作在框618繼續(xù)，在其中可執(zhí)行一個或多個操作。
在框620上，通過寫恢復(fù)命令到命令解碼器170中恢復(fù)第一非讀操作。在第一非讀操作期間，對應(yīng)于框604-620的步驟可執(zhí)行多次。
在框622上，第一非讀操作完成。流程圖終止在框630上。
雖然詳細的說明描述了利用高速EPROM的實施例，但本發(fā)明可與任何非易失性可寫存儲器一起使用，其中包含但不限于EPROM、EEPROM及高速存儲器，包含諸如“或非”、“與非”、“與”、分開的位線“或非”(DINOR)、及鐵電隨機存取存儲器(FRAM)等技術(shù)。
在上文中的說明書中，參照其特定示范性實施例描述了本發(fā)明。然而，顯而易見，可不脫離所附權(quán)利要求書中陳述的本發(fā)明的廣義精神與范圍對其作出各種修正與改變。從而，應(yīng)認為本說明書及附圖是示例性的而非限制性意義上的。
權(quán)利要求
1．一種非易失性可寫存儲器，包括存儲器陣列；命令寄存器，該命令寄存器能解碼由對非易失性可寫存儲器的多個數(shù)據(jù)輸入端提供給命令寄存器的程序暫停命令，該命令寄存器提供暫停信號作為輸出；以及耦合成從命令寄存器接收暫停信號的存儲器陣列控制電路，存儲器陣列控制電路耦合成提供控制信號給存儲器陣列以執(zhí)行程序操作，在其中將提供給非易失性可寫存儲器的數(shù)據(jù)寫入存儲器陣列中，該存儲器陣列控制電路響應(yīng)接收暫停信號暫停程序操作。
2．權(quán)利要求1的非易失性可寫存儲器，其中該命令寄存器進一步包括耦合成接收對非易失性可寫存儲器的多個數(shù)據(jù)輸入的命令解碼器，該命令解碼器在命令解碼器輸出端上提供解碼的程序暫停信號；及耦合成從命令解碼器接收解碼的程序暫停信號的程序暫停鎖存器，該程序暫停鎖存器耦合成提供該暫停信號給存儲器陣列控制電路。
3．權(quán)利要求2的非易失性可寫存儲器，其中該命令解碼器解碼程序恢復(fù)命令以提供程序恢復(fù)信號，及該命令寄存器進一步包括耦合成從命令解碼器接收程序恢復(fù)信號的程序恢復(fù)鎖存器，該程序恢復(fù)鎖存器耦合成提供輸入給存儲器陣列控制電路。
4．在包括耦合在一起的處理器及非易失性可寫存儲器的系統(tǒng)中，從非易失性可寫存儲器讀取代碼的方法，該方法包括下述步驟(a)接收中斷信號；(b)響應(yīng)該中斷信號提供程序暫停命令給該非易失性可寫存儲器；(d)暫停正在非易失性可寫存儲器中執(zhí)行的程序操作；(e)從非易失性可寫存儲器中讀取代碼；(f)提供程序恢復(fù)命令給該非易失性可寫存儲器；以及(g)恢復(fù)程序操作。
5．權(quán)利要求4的方法，還包括下述步驟(h)執(zhí)行從非易失性可寫存儲器讀取的代碼。
6．權(quán)利要求4的方法，其中步驟(a)進一步包括下述步驟(a)從中斷處理中檢索中斷代碼，該中斷代碼包含用于提供程序暫停命令給非易失性可讀存儲器的一條或多條指令。
7．權(quán)利要求4的方法，其中該系統(tǒng)還包括耦合在處理器上的易失性存儲器，及其中中斷處理程序存儲在該易失性存儲器中，及步驟(a)進一步包含從該中斷處理程序檢索中斷代碼的步驟，該中斷代碼中包含用于提供程序暫停命令給該非易失性可寫存儲器的一條或多條指令。
8．在包括處理器及耦合在該處理器上的非易失性可寫存儲器的系統(tǒng)中，從該非易失性可寫存儲器讀取代碼的方法，該方法包括下述步驟(a)暫停正在該非易失性可寫存儲器中執(zhí)行的第一非讀操作；(b)暫停正在該非易失性可寫存儲器中執(zhí)行的第二非讀操作；(c)從該非易失性可寫存儲器提供代碼給處理器；(d)恢復(fù)該第二非讀操作；以及(e)恢復(fù)該第一非讀操作。
9．權(quán)利要求8的方法，還包括下述步驟(f)處理器執(zhí)行該代碼。
10．權(quán)利要求8的方法，其中該第一非讀操作為程序操作，在其中將數(shù)據(jù)寫入該非易失性可寫存儲器內(nèi)的存儲器陣列中。
11．權(quán)利要求8的方法，其中該第一非讀操作為擦除操作，在其中擦除該非易失性可寫存儲器內(nèi)的一塊存儲器陣列。
全文摘要
一種暫停非易失性可寫存儲器中的程序操作的方法及裝置。該非易失性可寫存儲器包含存儲器陣列、命令寄存器及存儲器陣列控制電路。命令寄存器解碼程序暫停命令及提供暫停信號作為輸出。存儲器陣列控制電路耦合成接收來自命令寄存器的暫停信號。存儲器陣列控制電路執(zhí)行將數(shù)據(jù)寫入存儲器陣列的程序操作。存儲器陣列控制電路在接收暫停信號時暫停程序操作。
文檔編號G11C16/26GK1238049SQ97199903
公開日1999年12月8日 申請日期1997年9月18日 優(yōu)先權(quán)日1996年9月20日
發(fā)明者D·A·勒克, F·G·貝克勒, T·C·普里斯, C·W·布朗, P·K·哈岑, V·P·達爾維, R·R·羅茲曼, C·J·海德, J·克雷菲爾斯, A·E·巴克 申請人:英特爾公司