專利名稱：多路可存取半導(dǎo)體存儲(chǔ)器器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲(chǔ)器器件，特別涉及用在便攜式通信設(shè)備中的多路可存取半導(dǎo)體存儲(chǔ)器器件。
背景技術(shù)：
一般來講，具有多個(gè)存取端口(port)的半導(dǎo)體存儲(chǔ)器器件被稱為多端口存儲(chǔ)器。特別地，具有兩個(gè)存取端口的存儲(chǔ)器器件被稱為雙端口存儲(chǔ)器。本領(lǐng)域技術(shù)人員所熟知的典型的雙端口存儲(chǔ)器是圖像處理視頻存儲(chǔ)器，其具有允許以隨機(jī)順序進(jìn)行存取的RAM(隨機(jī)存取存儲(chǔ)器)端口以及允許只以串行順序進(jìn)行存取的SAM(串行存取存儲(chǔ)器)端口。
為了區(qū)分具有多個(gè)存取端口的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器與如上所述具有SAM端口的多端口存儲(chǔ)器，具有多存取端口的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器能夠通過多存取端口讀取或?qū)懭牍蚕泶鎯?chǔ)器區(qū)域，該動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器將被稱為多路可存取半導(dǎo)體存儲(chǔ)器器件。相反，上述視頻存儲(chǔ)器不具有兩個(gè)RAM端口。
在當(dāng)今社會(huì)中，電子系統(tǒng)的使用變得無所不在。在手持電子系統(tǒng)的發(fā)展中，諸如手持電話或PDA(個(gè)人數(shù)字助理)等，制造商使用如圖1所示的采用多個(gè)處理器的多處理器系統(tǒng)來獲得在這些系統(tǒng)中的高速的功能性或平穩(wěn)的操作。
參考圖1，第一處理器10通過連接線L10連接到第二處理器12。NOR存儲(chǔ)器14和DRAM 16通過確定的總線B1-B3連接到第一處理器10。DRAM18和NAND存儲(chǔ)器20通過確定的總線B4-B6連接到第二處理器12。第一處理器10可以具有MODEM功能，以執(zhí)行通信信號(hào)的調(diào)制和/或解調(diào)。第二處理器12可以具有應(yīng)用功能，以處理通信數(shù)據(jù)或向用戶提供游戲或其它娛樂等。NOR存儲(chǔ)器14包括單元陣列(cell array)配置中的NOR結(jié)構(gòu)。NAND存儲(chǔ)器20包括NAND結(jié)構(gòu)。它們都是包括具有浮動(dòng)?xùn)艠O(floating gate)的晶體管存儲(chǔ)器單元(memory cell)的非易失性存儲(chǔ)器，以便在除去電源時(shí)存儲(chǔ)不可丟失的數(shù)據(jù)。例如，這樣的數(shù)據(jù)包括用于手持設(shè)備的固件或其它代碼或者諸如配置數(shù)據(jù)的數(shù)據(jù)。DRAM起到處理器處理數(shù)據(jù)的主存儲(chǔ)器的功能。
但是，在如圖1所示的多處理器系統(tǒng)中，DRAM被分別分配給每個(gè)處理器，并通過相對(duì)較低速度的接口存取，諸如UART(通用異步接收機(jī)/發(fā)送機(jī))、SPI(串行外圍接口)和SRAM(靜態(tài)隨機(jī)存取存儲(chǔ)器)。因此，很難獲得滿意的數(shù)據(jù)傳輸速度，并且增加了尺寸復(fù)雜性。而且，在配置存儲(chǔ)器中增加了成本。
在圖2中，與圖1的系統(tǒng)不同，DRAM 117通過總線B1和B2連接到第一和第二處理器10和12。在圖2的多處理器系統(tǒng)的結(jié)構(gòu)中，為了使多個(gè)處理器能夠通過兩條路徑(path)對(duì)一個(gè)DRAM 117進(jìn)行存取，在DRAM中需要兩個(gè)端口，以便連接到相應(yīng)的總線B1和B2。但是，傳統(tǒng)DRAM如圖3所示僅包括一個(gè)端口PO。
參考示出了DRAM的傳統(tǒng)結(jié)構(gòu)的圖3，存儲(chǔ)器單元陣列1包括第一到第四存儲(chǔ)庫3、4、5和6，其中每一個(gè)都具有行解碼器RD和列解碼器CD。上部輸入/輸出讀出(sense)放大器和驅(qū)動(dòng)器13分別通過復(fù)用器11或25可操作地耦合到第一存儲(chǔ)庫3或第三存儲(chǔ)庫5。下部輸入/輸出讀出放大器和驅(qū)動(dòng)器15分別通過復(fù)用器13或26可操作地耦合到第二存儲(chǔ)庫4或第四存儲(chǔ)庫6。
例如，當(dāng)選擇第一存儲(chǔ)庫3中的存儲(chǔ)器單元并讀取存儲(chǔ)在所選存儲(chǔ)器單元中的數(shù)據(jù)時(shí)，讀取數(shù)據(jù)的輸出操作如下所述。首先，激活所選擇的字線(wordline)。然后，由位線(bit line)讀出放大器讀出和放大的存儲(chǔ)器單元的數(shù)據(jù)通過激活相應(yīng)的列選擇線CSL而被傳送到本地輸入/輸出線對(duì)9。傳送到本地輸入/輸出線對(duì)9的數(shù)據(jù)通過第一復(fù)用器321的切換操作被傳送到全局輸入/輸出線對(duì)10。耦合到全局輸入/輸出線對(duì)10的第二復(fù)用器11將全局輸入/輸出線對(duì)10的數(shù)據(jù)傳送到上部輸入/輸出讀出放大器和驅(qū)動(dòng)器13。而由輸入/輸出讀出放大器和驅(qū)動(dòng)器13讀出和放大的數(shù)據(jù)通過路徑部分27輸出到數(shù)據(jù)輸出線L5。
在另一個(gè)例子中，當(dāng)讀取存儲(chǔ)在第四存儲(chǔ)庫6的存儲(chǔ)器單元中的數(shù)據(jù)時(shí)，數(shù)據(jù)被輸出到輸出終端DQ，并順序經(jīng)過第一復(fù)用器324、第二復(fù)用器26、下部輸入/輸出讀出放大器和驅(qū)動(dòng)器15、路徑部分27以及數(shù)據(jù)輸出線L5。因此，圖3的DRAM 1具有這樣的結(jié)構(gòu)兩個(gè)存儲(chǔ)庫共享一個(gè)輸入/輸出讀出放大器和驅(qū)動(dòng)器，并且DRAM 1包括一個(gè)單一的端口PO，通過該端口PO可以輸入或輸出數(shù)據(jù)。圖3的DRAM 1可以用在圖1的系統(tǒng)中，但是其很難以存儲(chǔ)庫或端口結(jié)構(gòu)用在參考圖2的多處理器系統(tǒng)中。
在使用適合于參考圖2的多處理器系統(tǒng)的嘗試中，已經(jīng)開發(fā)了基于如圖4的一部分所例示的配置的傳統(tǒng)存儲(chǔ)器，其中多處理器可以存取存儲(chǔ)器的共享存儲(chǔ)器區(qū)域。
參考例示了多處理器系統(tǒng)50的圖4，存儲(chǔ)器陣列435包括第一、第二和第三部分。存儲(chǔ)器陣列435的第一部分433只可由第一處理器470通過端口437存取。第二部分431只可由第二處理器480通過端口438存取。第三部分432可由第一和第二處理器470和480這兩者存取。存儲(chǔ)器陣列435的第一和第二部分433和431的尺寸可以根據(jù)第一和第二處理器470和480在操作期間的存取而進(jìn)行多種變化。存儲(chǔ)器陣列435可以是存儲(chǔ)器類型或盤存儲(chǔ)(disk storage)類型。
但是，為了實(shí)施在DRAM的結(jié)構(gòu)中由存儲(chǔ)器陣列435內(nèi)的第一和第二處理器470和480共享的第三部分432，就出現(xiàn)了一些困難。例如，很難布局存儲(chǔ)器陣列435內(nèi)的存儲(chǔ)器區(qū)域和輸入/輸出讀出放大器，以及實(shí)施適當(dāng)?shù)淖x取/寫入路徑控制技術(shù)，以便實(shí)施共享部分。而且，因?yàn)橥ㄟ^各個(gè)端口輸出的數(shù)據(jù)的擺動(dòng)電平(swing level)與數(shù)據(jù)傳輸速度直接相聯(lián)系，對(duì)于擺動(dòng)電平需要特定的控制。
因此，仍然需要一種改善的裝置和方法，以便在具有至少兩個(gè)處理器的多處理器系統(tǒng)中共享位于DRAM存儲(chǔ)器單元陣列內(nèi)的共享存儲(chǔ)器區(qū)域。

發(fā)明內(nèi)容
一種半導(dǎo)體存儲(chǔ)器器件，包括端口；數(shù)據(jù)線對(duì)(data line pairs)，其中每個(gè)端口與數(shù)據(jù)線對(duì)之一相關(guān)；地址線組(sets of address lines)，其中每個(gè)端口與地址線組之一相關(guān)；存儲(chǔ)器單元陣列的共享存儲(chǔ)器區(qū)域，其中通過端口可以存取共享存儲(chǔ)器區(qū)域；存取控制器，耦合到端口，并且配置為響應(yīng)于通過端口接收的多個(gè)控制信號(hào)生成存取選擇信號(hào)；以及存取路由器(accessrouter)，耦合到共享存儲(chǔ)器區(qū)域、數(shù)據(jù)相對(duì)和地址線組，存取路由器被配置為響應(yīng)于存取選擇信號(hào)而選擇性地耦合地址線組之一和數(shù)據(jù)線對(duì)之一到共享存儲(chǔ)器區(qū)域。
另一個(gè)實(shí)施例包括一種操作半導(dǎo)體存儲(chǔ)器器件的方法，包括通過多個(gè)端口接收多個(gè)地址，每個(gè)地址與通過相關(guān)端口的存取相關(guān)；響應(yīng)于通過端口接收的多個(gè)控制信號(hào)生成存取選擇信號(hào)；響應(yīng)于存取選擇信號(hào)從用于存取共享存儲(chǔ)器區(qū)域的地址中選擇地址；響應(yīng)于存取選擇信號(hào)在與所選擇的地址相關(guān)的端口與共享存儲(chǔ)器區(qū)域之間形成數(shù)據(jù)輸入/輸出路徑；以及通過數(shù)據(jù)輸入/輸出路徑存取共享存儲(chǔ)器區(qū)域中的數(shù)據(jù)。


參考附圖，從以下描述中，實(shí)施例的上述和其它特征將更加清楚，其中圖1是用在便攜式通信設(shè)備中的傳統(tǒng)多處理器系統(tǒng)的框圖；圖2是例示使用根據(jù)一個(gè)實(shí)施例可適用的存儲(chǔ)器的傳統(tǒng)多處理器系統(tǒng)的例子的框圖；圖3是例示了DRAM的傳統(tǒng)存儲(chǔ)器單元陣列的內(nèi)部結(jié)構(gòu)的框圖；圖4是例示了多處理器系統(tǒng)的傳統(tǒng)存儲(chǔ)器陣列部分的框圖；圖5是根據(jù)實(shí)施例的具有多路可存取(multi path accessible)DRAM的多處理器系統(tǒng)的框圖；圖6是例示了圖5所示的多路可存取DRAM中的存儲(chǔ)器區(qū)域和端口的布局的框圖；圖7是詳細(xì)例示了圖6的多路可存取DRAM的框圖；圖8是詳細(xì)例示了關(guān)于圖7所示共享存儲(chǔ)庫的數(shù)據(jù)存取的電路的框圖；圖9是詳細(xì)例示了圖7和8所示的路徑?jīng)Q定部分的實(shí)施例的電路圖；圖10是詳細(xì)例示了圖7和8所示的地址復(fù)用器的電路圖；圖11是詳細(xì)例示了圖7和8所示的第二復(fù)用器的電路圖；圖12是例示了圖8所示讀取和寫入路徑的框圖；圖13是例示了根據(jù)實(shí)施例的用于每個(gè)端口的電源電平選擇(levelselection)的熔絲選擇(fuse option)的框圖；圖14是例示了根據(jù)類似于圖13的另一個(gè)實(shí)施例的用于每個(gè)端口的電源電平選擇的各種控制選擇的框圖；以及圖15是在根據(jù)實(shí)施例的DRAM中每個(gè)端口施加的電源的各種電平的圖形。
具體實(shí)施例方式
參考圖5到15更加全面地詳細(xì)描述實(shí)施例。然而，實(shí)施例可以采用不同的形式，并且不應(yīng)被解釋為限定在這里所描述的實(shí)施例。而是提供了這些實(shí)施例，以便充分和完整地公開本發(fā)明，并使本領(lǐng)域技術(shù)人員可以實(shí)施。
在下列描述中，將不詳細(xì)描述其它例子、公布的方法、程序、一般的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器和電路，以便不會(huì)混淆本實(shí)施例。
此外，雖然敘述的術(shù)語包括了諸如A和B的字母，但是也使用了諸如第一和第二的序數(shù)，本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)理解這些標(biāo)示被單獨(dú)地使用以幫助對(duì)實(shí)施例進(jìn)行討論，而不是暗示任何次序、順序或數(shù)量。
以下，將參考附圖描述根據(jù)實(shí)施例的用于多處理器系統(tǒng)的多路可存取半導(dǎo)體存儲(chǔ)器器件。
圖5是根據(jù)實(shí)施例的具有多路可存取DRAM的多處理器系統(tǒng)的框圖。參考圖5，便攜式通信系統(tǒng)可以包括第一處理器10，用于執(zhí)行第一確定的任務(wù)；第二處理器12，用于執(zhí)行第二確定的任務(wù)；以及動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)17，具有存儲(chǔ)器單元陣列內(nèi)的存儲(chǔ)器區(qū)域，可以被第一和第二處理器10和20存取。便攜式通信系統(tǒng)可以包括通過總線BUS3連接到第二處理器12的閃速存儲(chǔ)器102，以及通過連接線L2連接到第二處理器12的顯示部分114。在這個(gè)特定實(shí)施例中，顯示部分114是液晶顯示器(LCD)，但是，本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，所述顯示部分114也可以包括其它類型的顯示器。
圖5所示的DRAM 17可以包括獨(dú)立的端口A和B。端口A可以被稱為第一端口，而端口B可以被稱為第二端口。第一端口通過系統(tǒng)總線BUS1連接到第一處理器10。第二端口通過系統(tǒng)總線BUS2連接到第二處理器20。第一處理器10可以包括諸如MODEM功能的一個(gè)或多個(gè)功能，例如，用于執(zhí)行通信信號(hào)的調(diào)制和/或解調(diào)，或者基帶處理功能，作為處理任務(wù)。類似地，第二處理器12可以包括一個(gè)或多個(gè)功能，諸如處理通信數(shù)據(jù)的應(yīng)用功能，或者向用戶提供諸如游戲或電影等的娛樂，作為處理任務(wù)。
盡管不需要特定的總線帶寬，當(dāng)系統(tǒng)總線BUS1為16位時(shí)，系統(tǒng)總線BUS2可以是16位或32位(×16、×32)。
閃速存儲(chǔ)器102是一個(gè)非易失性存儲(chǔ)器。閃速存儲(chǔ)器102可以包括MOS(金屬氧化物半導(dǎo)體)晶體管結(jié)構(gòu)。這樣的晶體管結(jié)構(gòu)可以形成閃速存儲(chǔ)器102的單元陣列。這種結(jié)構(gòu)的例子包括NOR結(jié)構(gòu)和NAND結(jié)構(gòu)，它們?nèi)及ǜ?dòng)?xùn)艠O作為存儲(chǔ)器單元的一部分。閃速存儲(chǔ)器102被提供用來存儲(chǔ)即使在失去電源期間也應(yīng)當(dāng)保存的數(shù)據(jù)。例如，便攜式設(shè)備的特定代碼和數(shù)據(jù)可以存儲(chǔ)在閃速存儲(chǔ)器102中。
如圖5所示，具有雙端口(dual port)的DRAM 17可以用來存儲(chǔ)由處理器10和12所使用的數(shù)據(jù)和指令。并且DRAM 17可以接收操作電源電壓VDD_A、VDD_B、VDDQ_A和VDDQ_B，以及時(shí)鐘CLK_A和CLK_B。端口A和端口B的每一個(gè)都與一組電源電壓和時(shí)鐘相關(guān)。結(jié)果，可以更加平穩(wěn)地執(zhí)行處理器10和12的處理任務(wù)。
圖5的系統(tǒng)可以是便攜式計(jì)算設(shè)備或便攜式通信設(shè)備。這樣的設(shè)備可以包括諸如便攜式電話的移動(dòng)通信設(shè)備、雙向無線電通信系統(tǒng)、單向?qū)ず魴C(jī)、雙向?qū)ず魴C(jī)、個(gè)人通信系統(tǒng)、便攜式計(jì)算機(jī)等。
在圖5的系統(tǒng)中，處理器數(shù)量可以增加到三個(gè)或更多。系統(tǒng)處理器可以是微處理器、CPU、數(shù)字信號(hào)處理器、微控制器、精簡指令集(reduced-commandset)計(jì)算機(jī)、復(fù)雜指令集計(jì)算機(jī)等。在系統(tǒng)中可以使用任何數(shù)量的處理器。而且，處理器可以具有任何類型、模型、形式、種類等的組合。
參考例示了存儲(chǔ)器器件的內(nèi)部的附圖將詳細(xì)描述圖5所示DRAM 17中共享存儲(chǔ)器區(qū)域的布局以及處理器10和12的存取操作的實(shí)施例。
圖6是例示了在圖5所示多路可存取DRAM中的存儲(chǔ)器區(qū)域和端口的布局的框圖。如圖6所示，四個(gè)存儲(chǔ)器區(qū)域100-103被放置在存儲(chǔ)器單元陣列中，并且第一和第二處理器10和12分別通過第一和第二端口500和510存取全部第一和第二存儲(chǔ)器區(qū)域100和101。第一和第二存儲(chǔ)器區(qū)域100和101是共享存儲(chǔ)器區(qū)域，而第三和第四存儲(chǔ)器區(qū)域102和103是僅可被第二處理器12存取的專用存儲(chǔ)器區(qū)域。
四個(gè)存儲(chǔ)器區(qū)域100-103可以被個(gè)別地配置為DRAM的存儲(chǔ)庫單元(bank unit)。例如，一個(gè)存儲(chǔ)庫可以具有64Mbit、128Mbit、256Mbit、512Mbit或1024Mbit的存儲(chǔ)容量。
在圖6中，例如，當(dāng)?shù)谝惶幚砥?0通過第一端口50存取第一存儲(chǔ)器區(qū)域100時(shí)，第二處理器12可以基本上同時(shí)通過端口510存取第二、第三和第四存儲(chǔ)器區(qū)域101-103中的一個(gè)存儲(chǔ)器區(qū)域。這樣的多路存取操作沒有示出在圖6中，但是可以通過主要包括如圖7所示的存取控制器200的存取路徑形成部分來執(zhí)行。
圖7是詳細(xì)例示了圖6的多路徑可存取DRAM的框圖。例如，四個(gè)存儲(chǔ)器區(qū)域100-103可以對(duì)稱放置，四個(gè)存儲(chǔ)器區(qū)域的兩個(gè)區(qū)域可以被分配為共享存儲(chǔ)器區(qū)域，全部可以被第一和第二處理器10和12存取，而另外兩個(gè)區(qū)域被分配為專用存儲(chǔ)器區(qū)域，僅可以被第二處理器12存取。
在可以被第一和第二處理器10和12這兩者存取的第一存儲(chǔ)器區(qū)域100的例子中，第一存儲(chǔ)器區(qū)域100內(nèi)的全局輸入/輸出線GIO可以選擇性地耦合到第一和第二端口之一，第一和第二端口分別耦合到第一和第二處理器的總線。這樣的選擇性的偶合可以通過存取控制器200的控制操作來執(zhí)行。
包含在存取路徑形成部分中的存取控制器200生成存取選擇信號(hào)PRB_MA和PRB_MB，用于形成在第一和第二端口中所選擇的端口與第一存儲(chǔ)器區(qū)域100之間的數(shù)據(jù)存取路徑。存取選擇信號(hào)PRB_MA和PRB_MB是響應(yīng)于從第一和第二處理器10和12施加的外部信號(hào)IN_A和IN_B而生成的。
參考圖7和圖8，例示了關(guān)于圖7所示共享存儲(chǔ)庫的數(shù)據(jù)存取的電路框圖，以下將詳細(xì)描述存取路徑形成部分。
圖7的存取控制器200用于邏輯上組合外部信號(hào)并生成存取選擇信號(hào)，包括兩個(gè)如圖8所示的路徑?jīng)Q定部分201。雖然在圖8中僅僅示出了一個(gè)路徑?jīng)Q定部分201，可以在存取控制器200中包括第二路徑?jīng)Q定部分201，以便控制對(duì)另一個(gè)共享存儲(chǔ)庫的存取，諸如圖7所示的第二存儲(chǔ)器區(qū)域101。
如圖9所示，可以實(shí)現(xiàn)路徑?jīng)Q定部分201的電路。存取控制器200是存取路徑形成部分的功能塊。如圖7所示，外部信號(hào)可以包含分別通過第一和第二端口500和510施加的行地址選通(strobe)信號(hào)RASB、寫使能(enable)信號(hào)WEB和存儲(chǔ)庫選擇地址BA。
如圖7和8所示，存取路徑形成部分可以包括行地址復(fù)用器(RA MUX)和列地址復(fù)用器(CA MUX)28和38、第一和第二全局復(fù)用器120和121、以及輸入/輸出相關(guān)的路徑部分。
行和列地址復(fù)用器28、38從分別通過第一和第二端口500和510施加的行和列地址A_ADD、B_ADD、A_CADD和B_CADD選擇一個(gè)行和列地址(例如A_ADD和A_CADD)。響應(yīng)于存取選擇信號(hào)PRB_MA和PRB_MB進(jìn)行所述選擇。所選擇的行地址被施加到行解碼器30，所選擇的列地址被施加到列解碼器40，這兩個(gè)解碼器均耦合到共享存儲(chǔ)器區(qū)域100。
第一和第二全局復(fù)用器120和121耦合到共享存儲(chǔ)器區(qū)域的全局輸入/輸出線對(duì)GIO、GIOB，以及各自的第一數(shù)據(jù)輸入/輸出線對(duì)DIO、DIOB和寫入數(shù)據(jù)輸入/輸出線對(duì)WDIO、WDIOB。響應(yīng)于分別用于第一和第二全局復(fù)用器120和121的存取選擇信號(hào)PRB_MA和PRB_MB進(jìn)行所述選擇。
存取路由器可以包括第一和第二全局復(fù)用器120和121、以及行和列地址復(fù)用器28和38。因此，響應(yīng)于存取選擇信號(hào)PRB_MA和PRB_MB，存取路由器選擇地址并在全局輸入/輸出線對(duì)和所選擇的數(shù)據(jù)輸入/輸出線對(duì)之間形成數(shù)據(jù)輸入/輸出路徑。
輸入/輸出相關(guān)的路徑部分包括耦合在第一全局復(fù)用器120和第一端口500之間的第一輸入/輸出相關(guān)的電路450，其包括輸入/輸出讀出放大器和驅(qū)動(dòng)器(IOSA&DRV)130、復(fù)用器和驅(qū)動(dòng)器(MUX DRV)300和輸入/輸出緩沖器和驅(qū)動(dòng)器400。類似地，輸入/輸出相關(guān)的路徑部分包括耦合在第二全局復(fù)用器121和第二端口510之間的第二輸入/輸出相關(guān)的電路451，其包括輸入/輸出讀出放大器和驅(qū)動(dòng)器(IOSA&DRV)131、復(fù)用器和驅(qū)動(dòng)器(MUX DRV)310和輸入/輸出緩沖器和驅(qū)動(dòng)器410。
第一輸入/輸出相關(guān)的電路450可以包括如圖12所示的數(shù)據(jù)輸出路徑電路和數(shù)據(jù)輸入路徑電路，該圖12詳細(xì)例示了圖8所示的讀取和寫入路徑。
參考圖12，數(shù)據(jù)輸出路徑電路可以包括耦合到第一全局復(fù)用器120的輸入/輸出讀出放大器135、耦合到輸入/輸出讀出放大器135的數(shù)據(jù)復(fù)用器304、耦合到數(shù)據(jù)復(fù)用器304的數(shù)據(jù)輸出緩沖器402、以及耦合到數(shù)據(jù)輸出緩沖器402并驅(qū)動(dòng)輸出數(shù)據(jù)的數(shù)據(jù)輸出驅(qū)動(dòng)器404。
數(shù)據(jù)輸入路徑電路可以包括耦合到第一端口500的小鍵盤PAD1的數(shù)據(jù)輸入緩沖器406、耦合到數(shù)據(jù)輸入緩沖器406的第一輸入驅(qū)動(dòng)器305、以及耦合到第一輸入驅(qū)動(dòng)器305和第一全局復(fù)用器120的第二輸入驅(qū)動(dòng)器136。
再次參考圖8，放置在共享存儲(chǔ)器區(qū)域100中的行和列的矩陣中的多存儲(chǔ)器單元可以是DRAM存儲(chǔ)器單元4，每個(gè)包括存取晶體管AT和存儲(chǔ)電容C。
在圖7和8所示的第一共享存儲(chǔ)器區(qū)域100中，兩個(gè)輸入/輸出讀出放大器和寫入驅(qū)動(dòng)器130和131，以及各自的第一和第二全局復(fù)用器120和121可以分別切換數(shù)據(jù)到不同的端口。
參考圖8，第一和第二處理器10和12共享放置在全局輸入/輸出線對(duì)GIO、GIOB和存儲(chǔ)器單元4之間的電路器件和線路的使用。第一和第二處理器10和12獨(dú)立地使用放置在各自端口500和510與全局復(fù)用器120和121之間的輸入/輸出相關(guān)的電路器件和線路。
具體來講，第一和第二處理器10和12分別通過第一和第二端口500和510共享共享存儲(chǔ)器區(qū)域100的全局輸入/輸出線對(duì)GIO、GIOB、本地輸入/輸出線對(duì)LIO、LIOB、位線對(duì)BLi、BLBi、位線讀出放大器5和存儲(chǔ)器單元4。本地輸入/輸出線對(duì)LIO、LIOB耦合到全局輸入/輸出線對(duì)。位線對(duì)BLi、BLBi通過列選擇信號(hào)CSL耦合到本地輸入/輸出線對(duì)。位線讀出放大器5耦合到位線對(duì)BLi、BLBi，并讀出和放大位線對(duì)BLi、BLBi上的數(shù)據(jù)。存儲(chǔ)器單元4通過存取晶體管AT耦合到位線對(duì)BLi、BLBi。
圖9是詳細(xì)例示了圖7和8所示的路徑?jīng)Q定部分201的實(shí)施例的電路圖。參考圖9，選通(gating)部分202包括多個(gè)邏輯門，并且接收分別通過第一和第二端口500和510施加的行地址選通信號(hào)RASB_A和RASB_B、寫入使能信號(hào)WEB_A和WEB_B、以及存儲(chǔ)庫選擇地址BA_A和BA_B。選通部分202生成附圖下半部分所示的選通信號(hào)PA和PB。例如，當(dāng)選通信號(hào)PA輸出為邏輯低電平時(shí)，存取選擇信號(hào)PRB_MA輸出為邏輯低電平。選通信號(hào)PB維持在邏輯高電平，存取選擇信號(hào)PRB_MB輸出為邏輯高電平。
如果單一處理器通過各自的端口存取DRAM 17，當(dāng)相應(yīng)的行地址選通信號(hào)RASB輸入到選通部分202時(shí)，生成適當(dāng)?shù)拇嫒∵x擇信號(hào)PRB_MA或PRB_MB，以便由單一處理器存取第一存儲(chǔ)器區(qū)域100。但是，如果兩個(gè)處理器試圖同時(shí)存取，則通過各自的端口同時(shí)施加行地址選通信號(hào)RASB_A和RASB_B。具有優(yōu)先權(quán)的處理器被允許存取第一存儲(chǔ)器區(qū)域100，并生成適當(dāng)?shù)拇嫒∵x擇信號(hào)PRB_MA或PRB_MB。
此外，利用圖9所示的寫入結(jié)構(gòu)，圖9的路經(jīng)決定部分201包括反相器(inverter)203、204、212和213、NAND門205和206、延遲器件207和208、以及NAND門209和211。在這樣的配置中，存取選擇信號(hào)PRB_MA可以被提供為對(duì)選通信號(hào)PA延遲和鎖存給定的時(shí)間，而存取選擇信號(hào)PRB_MB可以被提供為對(duì)選通信號(hào)PB延遲和鎖存給定的時(shí)間。
圖10是詳細(xì)例示了諸如圖7和8所示的行地址復(fù)用器28和列地址復(fù)用器38的地址復(fù)用器的電路圖。因此，作為所使用的輸入信號(hào)所確定的，相同的地址復(fù)用器電路可以被用作行地址復(fù)用器或列地址復(fù)用器。列地址復(fù)用器38將參考特定電路來描述；但是，改變適當(dāng)?shù)男盘?hào)，這個(gè)描述可以等效地適用于行地址復(fù)用器。
列地址復(fù)用器38包括時(shí)鐘控制(clocked)的CMOS反相器和反相器鎖存器(inverter latch)LA1，時(shí)鐘控制的CMOS包括P型和N型MOS晶體管P1-P4和N1-N5，反相器鎖存器LA1包括反相器INV1和INV2。列地址復(fù)用器38的兩個(gè)輸入端子分別通過兩個(gè)端口接收列地址A_CADD和B_CADD。列地址復(fù)用器38根據(jù)存取選擇信號(hào)PRB_MA和PRB_MB的邏輯狀態(tài)選擇兩個(gè)輸入中的一個(gè)，然后將所選擇的地址輸出作為所選擇的列地址SCADD。安排N型MOS晶體管N5和NOR門NOR1來形成在反相器鎖存器LA1的輸入端與地之間的放電路徑。
例如，存取選擇信號(hào)PRB_MA施加為邏輯地電平，通過第一端口(端口500或端口A)施加的列地址A_CADD通過由P型和N型MOS晶體管P2和N1形成的反相器來倒相。列地址A_CADD再次被反相器INV1倒相，并輸出作為所選擇的列地址SCADD。存取選擇信號(hào)PRB_MB被施加為邏輯高電平。結(jié)果，由于由P型和N型MOS晶體管P4和N3形成的反相器沒有激活，所以通過第二端口(端口510或端口B)施加的列地址B_CADD沒有提供給鎖存器LA1的輸入端子。從而，通過第二端口施加的列地址B_CADD不被選擇為所選擇的列地址SCADD。
當(dāng)NOR門NOR1的輸出成為高電平時(shí)，N型MOS晶體管N5導(dǎo)通，鎖存在鎖存器LA1中的邏輯電平被復(fù)位為低電平。
圖11是詳細(xì)例示了圖7和8所示的第二復(fù)用器121的電路圖。參考附圖，NOR門22、反相器123、和四個(gè)P型MOS晶體管124-127組成如圖11所示耦合的第二復(fù)用器121。P型MOS晶體管124和125以及P型MOS晶體管126和127操作以選擇性地形成讀取路徑和寫入路徑之一。例如，在讀取操作模式中，P型MOS晶體管124和125導(dǎo)通，全局輸入/輸出線對(duì)GIO、GIOB和數(shù)據(jù)輸入/輸出線對(duì)DIO、DIOB互相耦合。在寫入操作模式中，P型MOS晶體管126和127導(dǎo)通，全局輸入/輸出線對(duì)GIO、GIOB和寫入數(shù)據(jù)輸入/輸出線對(duì)WDIO、WDIOB互相耦合。
參考圖13到15，以下將描述如圖12所示以相同電平或相互不同的電平施加第一端口輸出驅(qū)動(dòng)器404或第二端口輸出驅(qū)動(dòng)器405的操作電源電壓的方法。
圖13是例示了根據(jù)一些實(shí)施例的用于每個(gè)端口的電源電平選擇的熔絲選擇的框圖。圖14是根據(jù)另一個(gè)實(shí)施例的用于每個(gè)端口電源電平選擇的各種控制選擇的框圖。圖15是在DRAM 17的實(shí)施例中每個(gè)端口施加的電源的若干電平的圖形。
參考圖13，通過選擇性地激光切割或電流燒斷第一和第二熔絲選擇部分OPT1和OPT2的熔絲F1、F2、F3和F4，第一端口輸出驅(qū)動(dòng)器404和第二端口輸出驅(qū)動(dòng)器405可以接收第一電源電壓電平VDDQ_APO或第二電源電壓電平VDDQ_BPO，如圖15所示作為操作電壓。例如，當(dāng)?shù)谝蝗劢z選擇部分OPT1的熔絲F2被切斷時(shí)，輸出驅(qū)動(dòng)器404接收到通過終端VDDQ_A施加的第一電源電壓電平。當(dāng)?shù)诙劢z選擇部分OPT2的熔絲F3切斷時(shí)，輸出驅(qū)動(dòng)器405接收到通過終端VDDQ_B施加的第二電源電壓電平。從而，輸出驅(qū)動(dòng)器405可以在比輸出驅(qū)動(dòng)器404更高的電平驅(qū)動(dòng)數(shù)據(jù)輸出，并且可以將其提供到輸出終端DQ_Bi。結(jié)果，第二處理器具有能夠更平穩(wěn)地處理數(shù)據(jù)的優(yōu)點(diǎn)。
圖14例示了了這樣一種方案，通過施加模式寄存器組(MRS)指令或擴(kuò)展模式寄存器組(EMRS)指令，或者通過在制造過程中的金屬選擇(metaloption)，選擇部分1的開關(guān)SW被切換到從第一和第二終端A和B選擇的終端。在附圖中，由P型MOS晶體管P和N型MOS晶體管N構(gòu)成的反相器被表示為等效輸出驅(qū)動(dòng)器，并且器件P10、P11、N10-N15、IN1和IN2的配置表示熟知的電平移動(dòng)電路。根據(jù)一個(gè)實(shí)施例的數(shù)據(jù)輸出驅(qū)動(dòng)器可以通過熔絲選擇或金屬選擇驅(qū)動(dòng)輸出數(shù)據(jù)作為第一確定的擺動(dòng)電平。此外，由于第一確定的擺動(dòng)電平可以與第二確定的擺動(dòng)電平分別地設(shè)定，因此第一確定的擺動(dòng)電平可以低于在第二輸入/輸出相關(guān)的電路內(nèi)安裝的數(shù)據(jù)輸出驅(qū)動(dòng)器的第二確定的擺動(dòng)電平。
在下面的討論中，根據(jù)如何通過多處理器存取位于存儲(chǔ)器單元陣列中的共享存儲(chǔ)器區(qū)域來描述附加的實(shí)施例。以下，將根據(jù)需要參考涉及本發(fā)明的附圖。
再次參考圖6，第二處理器12通過第二端口510對(duì)作為專用存儲(chǔ)器的第三存儲(chǔ)器區(qū)域102或作為專用存儲(chǔ)器的第四存儲(chǔ)器區(qū)域103的存取操作類似于一般DRAM的數(shù)據(jù)存取操作。將描述第一或第二處理器10、12對(duì)提供作為共享存儲(chǔ)器區(qū)域的第一或第二存儲(chǔ)器區(qū)域100或101的存取。
假設(shè)第一處理器10在讀取操作模式下存取第一存儲(chǔ)器區(qū)域100，圖9的路徑?jīng)Q定部分201邏輯組合外部信號(hào)RASB_A、WEB_A和BA_A，并輸出存取選擇信號(hào)PRB_MA為邏輯低電平，以及存取選擇信號(hào)PRB_MB為邏輯高電平。因此，圖8所示行地址復(fù)用器28選擇通過第一端口A施加的行地址A_ADD，并將其輸出作為所選擇的行地址SADD。行解碼器30操作，以便激活將要被第一處理器10存取的第一存儲(chǔ)器區(qū)域100內(nèi)的字線WLi。當(dāng)激活字線WLi時(shí)，在相應(yīng)的位線對(duì)上產(chǎn)生(developed)其存取晶體管AT的柵極連接到該激活的字線WLi的存儲(chǔ)器單元的數(shù)據(jù)。例如，當(dāng)組成存儲(chǔ)器單元4的存取晶體管AT的柵極由于字線升壓操作(boosting operation)接收到高于操作電源電壓的電壓時(shí)，根據(jù)存儲(chǔ)在存儲(chǔ)電容C的電荷的狀態(tài)出現(xiàn)對(duì)位線BLi產(chǎn)生的電勢。例如，所述狀態(tài)在充電狀態(tài)可以為1.8到3伏，而在未充電狀態(tài)為0伏。換句話說，充電和未充電狀態(tài)的位線的充電共享操作代表互相不同，該差異被位線讀出放大器5讀出和放大。例如，當(dāng)位線BLi的電勢提供為高電平，而作為互補(bǔ)(complementary)位線的位線條(bit line bar)BLBi的電勢提供為低電平時(shí)，以及當(dāng)響應(yīng)列選擇信號(hào)CSL的邏輯高電平的列選通器(column gate)導(dǎo)通時(shí)，如圖8所示，位線對(duì)BLi、BLBi的電勢被傳送到相應(yīng)的本地輸入/輸出線對(duì)LIO、LIOB。
字線WLi激活，并且存儲(chǔ)器單元的數(shù)據(jù)出現(xiàn)作為位線對(duì)BLi、BLBi上的高或低電平的電勢，然后圖10所示的列地址復(fù)用器38選擇第一端口A的列地址A_CADD，并將其輸出作為所選擇的列地址SADD。列解碼器40操作，以便第一處理器10存取的第一存儲(chǔ)器區(qū)域100內(nèi)的位線對(duì)BLi、BLBi的電勢被傳送到本地輸入/輸出線對(duì)LIO、LIOB。
當(dāng)組成第一復(fù)用器20 LIO MUX的N型MOS晶體管21和22導(dǎo)通時(shí)，提供有電勢電平的本地輸入/輸出線對(duì)LIO、LIOB的數(shù)據(jù)被傳送到全局輸入/輸出線對(duì)GIO、GIOB。共同施加到晶體管21和22的柵極的切換信號(hào)LIOC可以是對(duì)應(yīng)于從行解碼器30輸出的解碼信號(hào)而生成的信號(hào)。
上述例子是針對(duì)存取選擇信號(hào)PRB_MA輸出為邏輯低電平的情況。因此，傳送到全局輸入/輸出線對(duì)GIO、GIOB的數(shù)據(jù)通過第二復(fù)用器120被傳送到輸入/輸出讀出放大器和驅(qū)動(dòng)器130。如圖12所示，輸入/輸出讀出放大器135放大由于通過路徑傳送而被削弱的數(shù)據(jù)，并通過復(fù)用器和驅(qū)動(dòng)器300將其傳送到輸出緩沖器402。從輸出緩沖器402接收數(shù)據(jù)的輸出驅(qū)動(dòng)器404驅(qū)動(dòng)數(shù)據(jù)在第一確定的電平VDDQ_A的電壓擺動(dòng)。因此，第一處理器10通過第一端口(圖7的500)讀取存儲(chǔ)在存儲(chǔ)器單元4中的數(shù)據(jù)。
在上述例子中，第二復(fù)用器121被禁止(disable)。因此第二處理器20對(duì)第一存儲(chǔ)器區(qū)域100的存取操作被切斷。但是，在這種情況下，圖6的第二處理器12仍然能夠通過第二端口510存取存儲(chǔ)器區(qū)域101、102和103。而且，根據(jù)第一和第二處理器的工作負(fù)荷可以改變共享存儲(chǔ)器區(qū)域的確定尺寸或數(shù)量。
在下面描述中，假設(shè)第二處理器10在寫入操作中存取第一存儲(chǔ)器區(qū)域100，路徑?jīng)Q定部分201邏輯組合從第二處理器12施加的外部信號(hào)RASB_B、WEB_B和BA_B，并輸出邏輯低電平的存取選擇信號(hào)PRB_MB和邏輯高電平的存取選擇信號(hào)PRB_MA。因此，圖8所示的行地址復(fù)用器28選擇通過第二端口B施加的行地址B_ADD，并將其輸出作為所選擇的行地址SADD。行解碼器30操作，以便激活將要被第二處理器12存取的第一存儲(chǔ)器區(qū)域100中的字線WLi。當(dāng)字線WLi被激活時(shí)，存儲(chǔ)器單元的存取晶體管AT導(dǎo)通，通過列選擇位線對(duì)施加的數(shù)據(jù)準(zhǔn)備好寫入以存儲(chǔ)在存儲(chǔ)電容C。
另一方面，通過第二端口B施加的寫入數(shù)據(jù)被順序通過圖8的輸入緩沖器410和驅(qū)動(dòng)器310，并施加到圖11的DIO驅(qū)動(dòng)器131b。DIO驅(qū)動(dòng)器131b再次驅(qū)動(dòng)所施加的寫入數(shù)據(jù)，然后被傳送到寫入數(shù)據(jù)輸入/輸出線對(duì)WDIO、WDIOB。圖11的NOR門122輸出邏輯高電平，然后P型MOS晶體管126和127導(dǎo)通。寫入數(shù)據(jù)輸入/輸出線對(duì)WDIO、WDIOB的寫入數(shù)據(jù)被傳送到全局輸入/輸出線對(duì)GIO、GIOB。
在這時(shí)，圖8的第二復(fù)用器120處于禁止?fàn)顟B(tài)。當(dāng)組成第一復(fù)用器20 LIOMUX的N型MOS晶體管21和22導(dǎo)通時(shí)，全局輸入/輸出線對(duì)GIO、GIOB的寫入數(shù)據(jù)被傳送到本地輸入/輸出線對(duì)LIO、LIOB。在這時(shí)，列選擇信號(hào)CSL的邏輯電平具有高狀態(tài)，而列選通器T和T2導(dǎo)通。因此，本地輸入/輸出線對(duì)LIO、LIOB的數(shù)據(jù)被傳送到相應(yīng)的位線對(duì)BLi、BLBi，并通過讀出放大器5存儲(chǔ)在存儲(chǔ)器單元4的存儲(chǔ)電容?；旧?，與此同時(shí)，圖6的第一處理器10可以存取存儲(chǔ)器區(qū)域101、102和103，而不是第一存儲(chǔ)器區(qū)域100。
如上所述，在根據(jù)一些實(shí)施例的半導(dǎo)體存儲(chǔ)器器件中，多個(gè)處理器可以平穩(wěn)地存取存儲(chǔ)器單元陣列內(nèi)的共享存儲(chǔ)器區(qū)域，因此提高了數(shù)據(jù)傳輸和處理速度。此外，系統(tǒng)尺寸變得緊湊，并且減少了存儲(chǔ)器的數(shù)量，降低了系統(tǒng)的存儲(chǔ)器成本。在手持電子器件中采用存儲(chǔ)器時(shí)，改善了操作性能，實(shí)質(zhì)性地減少了成本。
雖然已經(jīng)描述了存儲(chǔ)庫的特定配置，本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解可以使用任何數(shù)量和配置的存儲(chǔ)庫。例如，DRAM 17可以包括16個(gè)存儲(chǔ)庫，其中14個(gè)存儲(chǔ)庫可以由第一處理器和第二處理器這兩者存取。
而且，存取并不局限于兩個(gè)處理器，并且共享存儲(chǔ)庫可以按照需要在處理器之中進(jìn)行分配。例如，DRAM 17可以包括8個(gè)存儲(chǔ)庫。第一處理器和第二處理器可以共享存儲(chǔ)庫1-2。第二處理器和第三處理器可以共享存儲(chǔ)庫3-4。第三處理器和第四處理器可以共享存儲(chǔ)庫5。第一處理器、第二處理器和第三處理器可以分別獨(dú)占地存取存儲(chǔ)庫6、7和8，而第四處理器不能存取任何獨(dú)占存儲(chǔ)庫。
例如，在四個(gè)存儲(chǔ)器區(qū)域中，一個(gè)可以表示為共享存儲(chǔ)器區(qū)域，而其他三個(gè)可以表示為專用存儲(chǔ)器區(qū)域，或者全部四個(gè)存儲(chǔ)器區(qū)域都可以被確定為共享存儲(chǔ)器區(qū)域。此外，以上原則上描述了用于雙處理器的情況，但是如果在系統(tǒng)中使用了三個(gè)或更多個(gè)處理器，三個(gè)或更多個(gè)端口可以被安裝在一個(gè)DRAM中，并且三個(gè)處理器之一可以在特定時(shí)間內(nèi)存取確定的共享存儲(chǔ)器。而且，可以提供與在輸入/輸出讀出放大器和全局?jǐn)?shù)據(jù)線對(duì)之間安裝復(fù)用器作為路徑的結(jié)構(gòu)不同的其他結(jié)構(gòu)，以便在另一個(gè)位置執(zhí)行路徑切換。
雖然上面對(duì)DRAM進(jìn)行了描述，本發(fā)明的實(shí)施例可以包括靜態(tài)隨機(jī)存取存儲(chǔ)器、非易失性存儲(chǔ)器、或其他存儲(chǔ)器類型。
一些實(shí)施例提供能夠平穩(wěn)存取分配在DRAM存儲(chǔ)器單元陣列內(nèi)的共享存儲(chǔ)器區(qū)域的多處理器系統(tǒng)。
一些實(shí)施例提供多路徑可存取半導(dǎo)體存儲(chǔ)器器件，其具有由存儲(chǔ)器單元陣列內(nèi)的一個(gè)或多個(gè)處理器共享的存儲(chǔ)器區(qū)域。
一些實(shí)施例提供多路徑可存取動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器，其中可以通過相互不同的路徑存取存儲(chǔ)器單元陣列的存儲(chǔ)器區(qū)域，其中該存儲(chǔ)器單元陣列具有排列在矩陣型的行和列中的存儲(chǔ)器單元，并且存儲(chǔ)器單元包括一個(gè)存取晶體管和一個(gè)存儲(chǔ)電容。
一些實(shí)施例提供用于控制DRAM的讀取操作相關(guān)的路徑的電路，其能夠通過兩個(gè)或多個(gè)路徑中希望的路徑讀取從DRAM存儲(chǔ)器單元陣列區(qū)域中選擇的存儲(chǔ)器單元的數(shù)據(jù)。在該電路中，通過可以通過兩個(gè)或多個(gè)端口存取的端口能夠讀出從DRAM存儲(chǔ)器單元陣列區(qū)域中選擇的存儲(chǔ)器單元的數(shù)據(jù)。
一些實(shí)施例提供用于控制DRAM寫入操作相關(guān)的路徑的電路，其能夠?qū)⑼ㄟ^從兩個(gè)或多個(gè)路徑選擇的一個(gè)路徑提供的寫入數(shù)據(jù)寫入到從DRAM存儲(chǔ)器單元陣列區(qū)域內(nèi)選擇的存儲(chǔ)器單元。在該電路中，可以將從兩個(gè)或多個(gè)端口中選擇的一個(gè)端口提供的寫入數(shù)據(jù)寫入到從DRAM存儲(chǔ)器單元陣列區(qū)域中選擇的DRAM存儲(chǔ)器單元。
一些實(shí)施例提供用于控制DRAM的輸出電平的電路，當(dāng)DRAM中安裝了獨(dú)立的兩個(gè)或多個(gè)端口時(shí)，其能夠獨(dú)立地操作通過多端口輸出的數(shù)據(jù)的擺動(dòng)電平。
一些實(shí)施例提供用于控制DRAM的電源電壓的電平的電路，當(dāng)DRAM中安裝了獨(dú)立的兩個(gè)或多個(gè)端口時(shí)，其能夠通過存取端口獨(dú)立地操作陣列電源電壓的電平。
一些實(shí)施例提供改善的或新的面向移動(dòng)的存儲(chǔ)器結(jié)構(gòu)和方法，通過所述結(jié)構(gòu)和方法，可以實(shí)現(xiàn)適合于存儲(chǔ)器陣列中的專用或/和共享存儲(chǔ)器區(qū)域和輸入/輸出讀出放大器的布局，以及適合于各個(gè)端口的讀取/寫入路徑控制，從而得到較高的數(shù)據(jù)處理速度。
一些實(shí)施例提供多路徑可存取動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器，其能夠提高數(shù)據(jù)傳輸和處理速度，并且系統(tǒng)尺寸能夠變得緊湊，而系統(tǒng)中的存儲(chǔ)器的成本可以降低。
根據(jù)一些實(shí)施例的半導(dǎo)體存儲(chǔ)器器件包括至少一個(gè)分配于存儲(chǔ)器單元陣列中的共享存儲(chǔ)器區(qū)域，其耦合到對(duì)應(yīng)于處理器數(shù)量的獨(dú)立可存取端口。共享存儲(chǔ)器區(qū)域可以被處理器選擇性地存?。灰约按嫒÷窂叫纬刹糠?，用于響應(yīng)于從處理器施加的外部信號(hào)形成從端口選擇的一個(gè)端口與共享存儲(chǔ)器區(qū)域之間的數(shù)據(jù)存取路徑。
根據(jù)一些實(shí)施例的半導(dǎo)體存儲(chǔ)器器件包括分配于存儲(chǔ)器單元陣列中的至少一個(gè)共享存儲(chǔ)器區(qū)域，其耦合到獨(dú)立的第一和第二端口，并且由第一和第二處理器選擇性地存取。所述半導(dǎo)體存儲(chǔ)器器件還包括存取路徑形成部分，用于響應(yīng)于從處理器施加的外部信號(hào)在從端口中選擇的一個(gè)端口與共享存儲(chǔ)器區(qū)域之間以每個(gè)端口確定的擺動(dòng)電平形成數(shù)據(jù)存取路徑。
在一些實(shí)施例中，存取路徑形成部分可以包括路徑?jīng)Q定部分，用于邏輯組合外部信號(hào)，并生成存取選擇信號(hào)；行和列地址復(fù)用器，用于響應(yīng)于存取選擇信號(hào)，從每個(gè)都通過第一和第二端口施加的行和列地址中選擇一個(gè)行和列，以及用于單獨(dú)地將地址施加到與共享存儲(chǔ)器區(qū)域相連的行解碼器和列解碼器；第一和第二全局復(fù)用器，用于響應(yīng)于存取選擇信號(hào)，連接在共享存儲(chǔ)器區(qū)域的全局輸入/輸出線對(duì)與第一數(shù)據(jù)輸入/輸出線對(duì)之間，或連接在共享存儲(chǔ)器區(qū)域的全局輸入/輸出線對(duì)與第二數(shù)據(jù)輸入/輸出線對(duì)之間；以及輸入/輸出相關(guān)的路徑部分，包括安裝在第一全局復(fù)用器和第一端口之間的第一輸入/輸出相關(guān)的電路，以及安裝在第二全局復(fù)用器和第二端口之間的第二輸入/輸出相關(guān)的電路。
在一些實(shí)施例中，第一輸入/輸出相關(guān)的電路可以包括數(shù)據(jù)輸出路徑電路和數(shù)據(jù)輸入路徑電路。數(shù)據(jù)輸出路徑電路可以包括輸入/輸出讀出放大器，其可操作地連接到第一全局復(fù)用器；數(shù)據(jù)復(fù)用器，其可操作地連接到輸入/輸出讀出放大器；數(shù)據(jù)輸出緩沖器，其連接到數(shù)據(jù)復(fù)用器；以及數(shù)據(jù)輸出驅(qū)動(dòng)器，其連接到數(shù)據(jù)輸出緩沖器并驅(qū)動(dòng)輸出數(shù)據(jù)。數(shù)據(jù)輸入路徑電路可以包括數(shù)據(jù)輸入緩沖器，其連接到第一端口；第一輸入驅(qū)動(dòng)器，其連接到數(shù)據(jù)輸入緩沖器，用于初級(jí)(primarily)驅(qū)動(dòng)寫入數(shù)據(jù)；以及第二輸入驅(qū)動(dòng)器，其連接到第一輸入驅(qū)動(dòng)器，用于次級(jí)(secondarily)驅(qū)動(dòng)寫入數(shù)據(jù)。
在一些實(shí)施例中，放置在共享存儲(chǔ)器區(qū)域中的矩陣型行和列中的多個(gè)存儲(chǔ)器單元可以是DRAM存儲(chǔ)器單元，其每一個(gè)都包括存取晶體管和存儲(chǔ)電容。兩個(gè)輸入/輸出讀出放大器可以被放置在一個(gè)共享存儲(chǔ)器區(qū)域中。
在一些實(shí)施例中，第一和第二全局復(fù)用器可以具有相互相反的切換操作，并且路徑?jīng)Q定部分可以通過邏輯組合每一個(gè)都通過第一和第二端口施加的行地址選通信號(hào)、寫入使能信號(hào)和存儲(chǔ)庫選擇地址來生成存取選擇信號(hào)。
在一些實(shí)施例中，第一和第二處理器可以通過第一和第二端口共享共享存儲(chǔ)器區(qū)域的全局輸入/輸出線對(duì)、耦合到全局輸入/輸出線對(duì)的本地輸入/輸出線對(duì)、通過使用列選擇信號(hào)耦合到本地輸入/輸出線對(duì)的位線對(duì)、用于讀出和放大位線的數(shù)據(jù)的適應(yīng)位線對(duì)的位線讀出放大器、連接到存取晶體管的存儲(chǔ)器單元，該存儲(chǔ)器單元形成在位線對(duì)上。
在一些實(shí)施例中，數(shù)據(jù)輸出驅(qū)動(dòng)器7可以通過熔絲選擇或金屬選擇將數(shù)據(jù)驅(qū)動(dòng)在第一確定的電平。第一確定的擺動(dòng)電平可以不同于安裝在第二輸入/輸出相關(guān)的電路內(nèi)的數(shù)據(jù)輸出驅(qū)動(dòng)器的第二確定的擺動(dòng)電平。
在一些實(shí)施例中，通過施加的模式寄存器組命令或擴(kuò)展模式寄存器組命令，數(shù)據(jù)輸出驅(qū)動(dòng)器可以驅(qū)動(dòng)在第一確定擺動(dòng)電平的數(shù)據(jù)。
當(dāng)?shù)谝惶幚砥魍ㄟ^第一端口存取共享存儲(chǔ)器區(qū)域時(shí)，第二處理器可以通過第二端口存取除了被第一處理器存取的共享存儲(chǔ)器區(qū)域以外的其他存儲(chǔ)器區(qū)域。以存儲(chǔ)庫為單位可以分配兩個(gè)共享存儲(chǔ)器區(qū)域和兩個(gè)專用存儲(chǔ)器區(qū)域到存儲(chǔ)器單元陣列。
根據(jù)一些實(shí)施例的便攜式通信系統(tǒng)，包括第一處理器，用于執(zhí)行第一確定的任務(wù)；第二處理器，用于執(zhí)行第二確定的任務(wù)；以及動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器，其包括具有被第一和第二處理器存取的第一存儲(chǔ)器區(qū)域和只被第二處理器存取的第二存儲(chǔ)器區(qū)域的存儲(chǔ)器單元陣列，第一和第二端口的每一個(gè)連接到對(duì)應(yīng)于第一和第二處理器的總線，并且存取路徑形成部分，用于響應(yīng)于從第一和第二處理器施加的外部信號(hào)形成在端口中選擇的一個(gè)端口與第一存儲(chǔ)器區(qū)域之間的數(shù)據(jù)存取路徑。
根據(jù)一些實(shí)施例的在半導(dǎo)體存儲(chǔ)器器件中控制數(shù)據(jù)存取的方法，包括在器件的存儲(chǔ)器單元陣列中準(zhǔn)備至少一個(gè)共享存儲(chǔ)器區(qū)域以及至少兩個(gè)互相獨(dú)立的輸入/輸出端口；以及響應(yīng)于施加的外部信號(hào)可操作地連接從端口中選擇的一個(gè)端口與共享存儲(chǔ)器區(qū)域之間的數(shù)據(jù)存取路徑。
在如上所述發(fā)明的配置中，根據(jù)一些實(shí)施例，位于存儲(chǔ)器單元陣列中的共享存儲(chǔ)器區(qū)域可以被多個(gè)處理器平穩(wěn)地存取。因此提高了數(shù)據(jù)傳輸速度和處理速度，并且系統(tǒng)的尺寸變得緊湊。通過減少存儲(chǔ)器的數(shù)量，能夠減少存儲(chǔ)器成本。從而提供了更加改善的多處理器系統(tǒng)。
本領(lǐng)域技術(shù)人員應(yīng)當(dāng)清楚，在不偏離由所附權(quán)利要求書定義的精神和范圍的情況下，可以對(duì)上述實(shí)施例進(jìn)行修改和變化。因此，應(yīng)當(dāng)認(rèn)為所述精神和范圍包括任何這樣的修改和變化及其等同物。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)器器件，包括多個(gè)端口；多個(gè)數(shù)據(jù)線對(duì)，每個(gè)端口與所述數(shù)據(jù)線對(duì)之一相關(guān)；多個(gè)地址線組，每個(gè)端口與所述地址線組之一相關(guān)；存儲(chǔ)器單元陣列的共享存儲(chǔ)器區(qū)域，該共享存儲(chǔ)器區(qū)域可以通過所述端口來存取；存取控制器，耦合到所述端口，并且被配置成響應(yīng)于通過所述端口接收的多個(gè)控制信號(hào)生成存取選擇信號(hào)；以及存取路由器，耦合到所述共享存儲(chǔ)器區(qū)域、所述數(shù)據(jù)線對(duì)、以及所述地址線組，該存取路由器被配置成響應(yīng)于所述存取選擇信號(hào)選擇性地將所述地址線組之一和所述數(shù)據(jù)線對(duì)之一耦合到所述共享存儲(chǔ)器區(qū)域。
2.根據(jù)權(quán)利要求1所述的器件，其中所述存取路由器包括行和列地址復(fù)用器，耦合到所述地址線組，并且被配置成響應(yīng)于所述存取選擇信號(hào)從用于存取所述共享存儲(chǔ)器區(qū)域的地址組中選擇行地址和列地址；以及多個(gè)全局復(fù)用器，耦合到所述共享存儲(chǔ)器區(qū)域的全局輸入/輸出線對(duì)和所述數(shù)據(jù)線對(duì)，并且被配置成響應(yīng)于所述存取選擇信號(hào)選擇性地將所述全局輸入/輸出線對(duì)耦合到所述數(shù)據(jù)線對(duì)之一。
3.根據(jù)權(quán)利要求2所述的器件，其中所述共享存儲(chǔ)器區(qū)域的全局輸入/輸出線對(duì)可以通過每個(gè)端口來存取。
4.根據(jù)權(quán)利要求2所述的器件，其中所述存取控制器還被配置成響應(yīng)于通過所述端口接收的行地址選通信號(hào)、寫使能信號(hào)、以及存儲(chǔ)庫選擇地址生成所述存取選擇信號(hào)。
5.根據(jù)權(quán)利要求2所述的器件，還包括多個(gè)輸入/輸出電路，每個(gè)輸入/輸出電路都通過相關(guān)的數(shù)據(jù)線對(duì)耦合到相關(guān)的全局復(fù)用器，并且耦合到相關(guān)的端口。
6.根據(jù)權(quán)利要求5所述的器件，其中每個(gè)輸入/輸出電路包括數(shù)據(jù)輸出路徑電路，包括輸入/輸出讀出放大器，耦合到所述相關(guān)全局復(fù)用器；數(shù)據(jù)復(fù)用器，耦合到所述輸入/輸出讀出放大器；數(shù)據(jù)輸出緩沖器，耦合到所述數(shù)據(jù)復(fù)用器；和數(shù)據(jù)輸出驅(qū)動(dòng)器，耦合到所述數(shù)據(jù)輸出緩沖器和所述相關(guān)端口；以及數(shù)據(jù)輸入路徑電路，包括數(shù)據(jù)輸入緩沖器，耦合到所述相關(guān)端口；第一輸入驅(qū)動(dòng)器，耦合到所述數(shù)據(jù)輸入緩沖器；和第二輸入驅(qū)動(dòng)器，耦合到所述第一輸入驅(qū)動(dòng)器和所述相關(guān)全局復(fù)用器。
7.根據(jù)權(quán)利要求6所述的器件，其中所述輸入/輸出電路的至少兩個(gè)輸入/輸出讀出放大器被放置在所述共享存儲(chǔ)器區(qū)域中。
8.根據(jù)權(quán)利要求6所述的器件，其中對(duì)于每個(gè)數(shù)據(jù)輸出驅(qū)動(dòng)器，所述數(shù)據(jù)輸出驅(qū)動(dòng)器被配置成驅(qū)動(dòng)所述數(shù)據(jù)為由至少是相關(guān)熔絲選擇和相關(guān)金屬選擇之一確定的擺動(dòng)電平。
9.根據(jù)權(quán)利要求6所述的器件，其中至少一個(gè)數(shù)據(jù)輸出驅(qū)動(dòng)器的擺動(dòng)電平不同于至少另一個(gè)數(shù)據(jù)輸出驅(qū)動(dòng)器的擺動(dòng)電平。
10.根據(jù)權(quán)利要求6所述的器件，其中對(duì)于每個(gè)數(shù)據(jù)輸出驅(qū)動(dòng)器，所述數(shù)據(jù)輸出驅(qū)動(dòng)器被配置成驅(qū)動(dòng)所述數(shù)據(jù)為由至少是模式寄存器組命令和擴(kuò)展模式寄存器組命令之一確定的擺動(dòng)電平。
11.根據(jù)權(quán)利要求2所述的器件，其中所述全局復(fù)用器被配置使得，在任何一個(gè)時(shí)間最多一個(gè)全局復(fù)用器將所述相關(guān)數(shù)據(jù)輸入/輸出線對(duì)耦合到所述全局輸入/輸出線對(duì)。
12.根據(jù)權(quán)利要求1所述的器件，還包括第二共享存儲(chǔ)器區(qū)域；多個(gè)第二數(shù)據(jù)線對(duì)；和第二存取路由器，耦合到所述第二共享存儲(chǔ)器區(qū)域、所述第二數(shù)據(jù)線對(duì)、以及所述地址線組，所述第二存取路由器被配置成響應(yīng)于第二存取選擇信號(hào)選擇性地將所述地址線組之一和所述第二數(shù)據(jù)線對(duì)之一耦合到所述共享存儲(chǔ)器區(qū)域；其中所述存取控制器還被配置成響應(yīng)于通過所述端口接收的控制信號(hào)生成所述第二存取選擇信號(hào)。
13.根據(jù)權(quán)利要求12所述的器件，其中所述存取控制器還被配置成基本上同時(shí)允許通過所述第一端口對(duì)所述第一共享存儲(chǔ)器區(qū)域進(jìn)行存取以及通過所述第二端口對(duì)所述第二共享存儲(chǔ)器區(qū)域進(jìn)行存取。
14.根據(jù)權(quán)利要求1所述的器件，還包括多個(gè)專用存儲(chǔ)器區(qū)域，每個(gè)專用存儲(chǔ)器區(qū)域只能通過相關(guān)端口存取。
15.根據(jù)權(quán)利要求1所述的器件，其中所述共享存儲(chǔ)器區(qū)域還包括多個(gè)存儲(chǔ)器單元，每個(gè)存儲(chǔ)器單元包括存取晶體管和存儲(chǔ)電容。
16.一種操作半導(dǎo)體存儲(chǔ)器器件的方法，包括通過多個(gè)端口接收多個(gè)地址，每個(gè)地址通過相關(guān)端口與存取操作相關(guān)；響應(yīng)于通過所述端口接收的多個(gè)控制信號(hào)生成存取選擇信號(hào)；響應(yīng)于所述存取選擇信號(hào)從用于存取共享存儲(chǔ)器區(qū)域的地址中選擇地址；響應(yīng)于所述存取選擇信號(hào)在與所選擇的地址相關(guān)的端口與所述共享存儲(chǔ)器區(qū)域之間形成數(shù)據(jù)輸入/輸出路徑；以及通過所述數(shù)據(jù)輸入/輸出路徑存取在所述共享存儲(chǔ)器區(qū)域中的數(shù)據(jù)。
17.根據(jù)權(quán)利要求16所述的方法，其中選擇所述地址還包括響應(yīng)于所述存取選擇信號(hào)從所述地址中選擇行地址；和響應(yīng)于所述存取選擇信號(hào)從所述地址中選擇列地址；以及存取所述共享存儲(chǔ)器區(qū)域中的所述數(shù)據(jù)還包括根據(jù)所選擇的行地址和所選擇的列地址存取所述共享存儲(chǔ)器區(qū)域中的所述數(shù)據(jù)。
18.根據(jù)權(quán)利要求16所述的方法，其中所述共享存儲(chǔ)器區(qū)域被稱為第一共享存儲(chǔ)器區(qū)域，所述方法還包括通過第二端口存取在存儲(chǔ)器單元陣列的第二共享存儲(chǔ)器區(qū)域中的數(shù)據(jù)與存取在第一共享存儲(chǔ)器區(qū)域中的數(shù)據(jù)基本上同時(shí)進(jìn)行。
19.根據(jù)權(quán)利要求16所述的方法，還包括通過第二端口存取在存儲(chǔ)器單元陣列的專用存儲(chǔ)器區(qū)域中的數(shù)據(jù)與存取在所述共享存儲(chǔ)器區(qū)域中的數(shù)據(jù)基本上同時(shí)進(jìn)行。
20.根據(jù)權(quán)利要求16所述的方法，還包括選擇用于端口的輸出驅(qū)動(dòng)器的驅(qū)動(dòng)電平，其中所述輸出驅(qū)動(dòng)電平不同于其他端口的至少一個(gè)輸出驅(qū)動(dòng)電平。
21.根據(jù)權(quán)利要求16所述的方法，其中形成所述數(shù)據(jù)輸入/輸出路徑還包括響應(yīng)于所述存取選擇信號(hào)從與所述端口相關(guān)的多個(gè)數(shù)據(jù)輸入/輸出線對(duì)中選擇數(shù)據(jù)輸入/輸出線對(duì)；以及將所述共享存儲(chǔ)器區(qū)域的全局輸入/輸出線對(duì)耦合到所選擇的數(shù)據(jù)輸入/輸出線對(duì)。
22.一種半導(dǎo)體存儲(chǔ)器器件，包括存儲(chǔ)器單元陣列的至少一個(gè)共享存儲(chǔ)器區(qū)域，每個(gè)共享存儲(chǔ)器區(qū)域能夠通過相關(guān)的多個(gè)端口存?。粚?duì)于每個(gè)共享存儲(chǔ)器區(qū)域存取控制器，耦合到與所述共享存儲(chǔ)器區(qū)域相關(guān)的所述端口，并且被配置成響應(yīng)于通過所述相關(guān)端口接收的多個(gè)控制信號(hào)生成存取選擇信號(hào)，所述存取選擇信號(hào)指示被準(zhǔn)予存取所述共享存儲(chǔ)器區(qū)域的所選擇的端口；多個(gè)數(shù)據(jù)線對(duì)，每個(gè)端口與所述數(shù)據(jù)線對(duì)之一相關(guān)；多個(gè)地址線組，每個(gè)端口與所述地址線組之一相關(guān)；多個(gè)全局復(fù)用器，耦合到所述共享存儲(chǔ)器區(qū)域的全局輸入/輸出線對(duì)和所述數(shù)據(jù)線對(duì)，并且被配置成響應(yīng)于所述存取選擇信號(hào)選擇性地將所述全局輸入/輸出線對(duì)耦合到與所選擇的端口相關(guān)的數(shù)據(jù)線對(duì)；地址解碼器，耦合到所述共享存儲(chǔ)器區(qū)域的列選擇線和字線；和地址復(fù)用器，耦合到所述地址線組和所述地址解碼器，所述地址復(fù)用器被配置成響應(yīng)于所述存取選擇信號(hào)將與所選擇的端口相關(guān)的地址線組的地址路由到所述地址解碼器；以及對(duì)于每個(gè)端口耦合到所述相關(guān)數(shù)據(jù)線的至少一個(gè)輸入/輸出讀出放大器和驅(qū)動(dòng)器；耦合到所述輸入/輸出讀出放大器和驅(qū)動(dòng)器的復(fù)用器和驅(qū)動(dòng)器；和耦合到所述復(fù)用器和驅(qū)動(dòng)器、以及耦合到所述端口的輸入/輸出緩沖器。
23.根據(jù)權(quán)利要求22所述的半導(dǎo)體存儲(chǔ)器器件，其中每個(gè)地址解碼器還包括列解碼器和行解碼器；以及每個(gè)地址復(fù)用器還包括列地址復(fù)用器，耦合到相關(guān)地址解碼器的列解碼器，耦合到相關(guān)地址線組的列地址線，并且被配置成響應(yīng)于所述存取選擇信號(hào)將列地址路由到所述列解碼器；和行地址復(fù)用器，耦合到相關(guān)地址解碼器的行解碼器，耦合到相關(guān)地址線組的行地址線，并且被配置成響應(yīng)于所述存取選擇信號(hào)將行地址路由到所述行解碼器。
24.根據(jù)權(quán)利要求22所述的半導(dǎo)體存儲(chǔ)器器件，還包括只能通過所述端口之一存取的至少一個(gè)專用存儲(chǔ)器區(qū)域；對(duì)于每個(gè)專用存儲(chǔ)器區(qū)域全局復(fù)用器，耦合到所述專用存儲(chǔ)器區(qū)域的全局輸入/輸出線對(duì)和數(shù)據(jù)線對(duì)；和輸入/輸出讀出放大器和驅(qū)動(dòng)器，耦合到所述數(shù)據(jù)線對(duì)和與所述端口相關(guān)的所述復(fù)用器和驅(qū)動(dòng)器之一。
25.根據(jù)權(quán)利要求24所述的半導(dǎo)體存儲(chǔ)器器件，其中對(duì)于至少一個(gè)專用存儲(chǔ)器區(qū)域所述輸入/輸出讀出放大器和驅(qū)動(dòng)器是耦合到能夠通過與所述專用存儲(chǔ)器區(qū)域相關(guān)的所述端口存取的共享存儲(chǔ)器區(qū)域的所述輸入/輸出讀出放大器之一。
26.根據(jù)權(quán)利要求22所述的半導(dǎo)體存儲(chǔ)器器件，其中對(duì)于至少一個(gè)端口，至少一個(gè)輸入/輸出讀出放大器和驅(qū)動(dòng)器通過相關(guān)于該端口和與該端口相關(guān)的所述共享存儲(chǔ)器區(qū)域這兩者的數(shù)據(jù)線，耦合到多個(gè)所述共享存儲(chǔ)器區(qū)域。
全文摘要
一種半導(dǎo)體存儲(chǔ)器器件，包括端口；數(shù)據(jù)線對(duì)，其中每個(gè)端口與所述數(shù)據(jù)線對(duì)之一相關(guān)；地址線組，其中每個(gè)端口與所述地址線組之一相關(guān)；存儲(chǔ)器單元陣列的共享存儲(chǔ)器區(qū)域，其中所述共享存儲(chǔ)器區(qū)域可以通過所述端口來存??；存取控制器，耦合到所述端口，并且被配置成響應(yīng)于通過所述端口接收的多個(gè)控制信號(hào)生成存取選擇信號(hào)；以及存取路由器，耦合到所述共享存儲(chǔ)器區(qū)域、所述數(shù)據(jù)線對(duì)、以及所述地址線組，所述存取路由器被配置成響應(yīng)于所述存取選擇信號(hào)選擇性地將所述地址線組之一和所述數(shù)據(jù)線對(duì)之一耦合到所述共享存儲(chǔ)器區(qū)域。
文檔編號(hào)G11C11/408GK1988035SQ20061016869
公開日2007年6月27日 申請(qǐng)日期2006年12月22日 優(yōu)先權(quán)日2005年12月22日
發(fā)明者權(quán)敬桓, 徐東一, 李鎬哲, 孫漢求, 申蓮姬 申請(qǐng)人:三星電子株式會(huì)社