一種fpga異構(gòu)加速計(jì)算系統(tǒng)的制作方法
【專利摘要】本發(fā)明公開了一種FPGA異構(gòu)加速計(jì)算系統(tǒng)，包括CPU及與CPU連接的FPGA異構(gòu)加速卡；CPU，用于發(fā)送源操作數(shù)及控制信息至FPGA異構(gòu)加速卡，以及用于讀取FPGA異構(gòu)加速卡加速計(jì)算后得到的結(jié)果數(shù)據(jù)；FPGA異構(gòu)加速卡，用于利用控制信息對(duì)源操作數(shù)進(jìn)行相應(yīng)的加速計(jì)算，得到結(jié)果數(shù)據(jù)。本申請(qǐng)公開的上述技術(shù)特征實(shí)現(xiàn)了CPU+FPGA的異構(gòu)加速計(jì)算方案，其中，單個(gè)FPGA異構(gòu)加速卡功耗一般在25瓦左右，小于單個(gè)GPU板卡的功耗，且單個(gè)FPGA異構(gòu)加速板卡的能效一般在50Gflops/W以上，高于單個(gè)GPU板卡的能效，因此，上述FPGA異構(gòu)加速計(jì)算系統(tǒng)能夠降低系統(tǒng)功耗，提高系統(tǒng)能效。
【專利說明】
一種FPGA異構(gòu)加速計(jì)算系統(tǒng)
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及異構(gòu)計(jì)算技術(shù)領(lǐng)域，更具體地說，涉及一種FPGA異構(gòu)加速計(jì)算系統(tǒng)。
【背景技術(shù)】
[0002]異構(gòu)計(jì)算被視為計(jì)算機(jī)處理器繼單核、多核之后的第三個(gè)時(shí)代，將采用不同類型的體系架構(gòu)協(xié)同計(jì)算、彼此加速，從而突破由芯片工藝技術(shù)發(fā)展接近極限導(dǎo)致摩爾定律接近失效，成為CPU(Central Processing Unit，中央處理器)縱向發(fā)展的瓶頸。
[0003]現(xiàn)有技術(shù)中采用的異構(gòu)加速計(jì)算架構(gòu)為CPU+GPU方案，即通過CPU及GPlKGraphicsProcessing Unit，圖形處理器)板卡的組合，由CPU發(fā)送計(jì)算指令及源操作數(shù)，由GPU板卡利用計(jì)算指令對(duì)源操作數(shù)實(shí)現(xiàn)相應(yīng)的計(jì)算，來實(shí)現(xiàn)對(duì)于數(shù)據(jù)的加速處理。但是，現(xiàn)有技術(shù)中單個(gè)GPU板卡功耗一般在250瓦以上，且單個(gè)GPU板卡的能效一般在30Gflops/W左右，因此，導(dǎo)致CPU+GPU方案在功耗較大的同時(shí)能效較低。
[0004]綜上，現(xiàn)有技術(shù)中采用的異構(gòu)加速計(jì)算架構(gòu)(CPU+GPU方案)存在功耗較大且能效較低的問題。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的目的是提供一種FPGA異構(gòu)加速計(jì)算系統(tǒng)，以解決現(xiàn)有技術(shù)中采用的異構(gòu)加速計(jì)算架構(gòu)(CPU+GPU方案)存在的功耗較大且能效較低的問題。
[0006]為了實(shí)現(xiàn)上述目的，本發(fā)明提供如下技術(shù)方案:
[0007]—種FPGA異構(gòu)加速計(jì)算系統(tǒng)，包括CPU及與所述CPU連接的FPGA異構(gòu)加速卡；
[0008]所述CPU，用于發(fā)送源操作數(shù)及控制信息至所述FPGA異構(gòu)加速卡，以及用于讀取所述FPGA異構(gòu)加速卡加速計(jì)算后得到的結(jié)果數(shù)據(jù)；
[0009]所述FPGA異構(gòu)加速卡，用于利用所述控制信息對(duì)所述源操作數(shù)進(jìn)行相應(yīng)的加速計(jì)算，得到所述結(jié)果數(shù)據(jù)。
[0010]優(yōu)選的，所述FPGA異構(gòu)加速卡包括OpenCL Kernel區(qū)域和與所述OpenCL Kernel區(qū)域連接的BSP區(qū)域；
[0011]所述OpenCL Kernel區(qū)域，用于對(duì)所述源操作數(shù)進(jìn)行加速計(jì)算；
[0012]所述BSP區(qū)域，用于為所述FPGA異構(gòu)加速卡進(jìn)行數(shù)據(jù)分配以及實(shí)現(xiàn)所述FPGA異構(gòu)加速卡與所述CHJ的連接。
[0013]優(yōu)選的，所述BSP區(qū)域包括互連總線，所述BSP區(qū)域與所述OpenCL Kernel區(qū)域通過所述互連總線連接。
[0014]優(yōu)選的，所述BSP區(qū)域包括PCIe模塊，所述PCIe模塊分別與所述互連總線及所述(PU連接，用于實(shí)現(xiàn)所述FPGA異構(gòu)加速卡與所述CPU的連接。
[0015]優(yōu)選的，還包括存儲(chǔ)器，所述存儲(chǔ)器用于存儲(chǔ)所述源操作數(shù)，以供所述FPGA異構(gòu)加速卡進(jìn)行加速計(jì)算時(shí)獲取；
[0016]對(duì)應(yīng)的，所述BSP區(qū)域包括存儲(chǔ)控制器，所述存儲(chǔ)控制器分別與所述互連總線及所述存儲(chǔ)器連接，用于實(shí)現(xiàn)對(duì)所述存儲(chǔ)器的控制。
[0017]優(yōu)選的，所述BSP區(qū)域包括DMA及緩存，所述DMA及所述緩存均與所述互連總線連接。
[0018]優(yōu)選的，所述BSP區(qū)域包括接口，所述接口與所述互連總線連接，為外界部件提供接入通道。
[0019]優(yōu)選的，還包括配置Flash，所述配置Flash與所述接口連接。
[0020]優(yōu)選的，還包括晶振，所述晶振與所述FPGA異構(gòu)加速卡連接，用于對(duì)所述FPGA異構(gòu)加速卡實(shí)現(xiàn)時(shí)鐘功能；
[0021]對(duì)應(yīng)的，所述BSP區(qū)域包括時(shí)鐘模塊，所述時(shí)鐘模塊用于在所述晶振的作用下實(shí)現(xiàn)時(shí)鐘功能。
[0022]優(yōu)選的，所述BSP區(qū)域還包括重置清零模塊，所述重置清零模塊用于實(shí)現(xiàn)所述FPGA異構(gòu)加速卡內(nèi)數(shù)據(jù)的重置清零功能。
[0023]本發(fā)明提供的一種FPGA異構(gòu)加速計(jì)算系統(tǒng)，包括CPU及與所述CPU連接的FPGA異構(gòu)加速卡;所述CPU，用于發(fā)送源操作數(shù)及控制信息至所述FPGA異構(gòu)加速卡，以及用于讀取所述FPGA異構(gòu)加速卡加速計(jì)算后得到的結(jié)果數(shù)據(jù);所述FPGA異構(gòu)加速卡，用于利用所述控制信息對(duì)所述源操作數(shù)進(jìn)行相應(yīng)的加速計(jì)算，得到所述結(jié)果數(shù)據(jù)。本申請(qǐng)公開的上述技術(shù)特征實(shí)現(xiàn)了CPU+FPGA的異構(gòu)加速計(jì)算方案，即，由CPU將控制信息及源操作數(shù)發(fā)送至FPGA異構(gòu)加速卡，由FPGA異構(gòu)加速卡實(shí)現(xiàn)對(duì)源操作數(shù)的計(jì)算，并得到結(jié)果數(shù)據(jù)，其中，單個(gè)FPGA異構(gòu)加速卡功耗一般在25瓦左右，小于單個(gè)GPU板卡的功耗，且單個(gè)FPGA異構(gòu)加速板卡的能效一般在50Gflops/W以上，高于單個(gè)GPU板卡的能效，因此，本申請(qǐng)?zhí)峁┑囊环NFPGA異構(gòu)加速計(jì)算系統(tǒng)能夠降低系統(tǒng)功耗，提高系統(tǒng)能效。
【附圖說明】
[0024]為了更清楚地說明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)提供的附圖獲得其他的附圖。
[0025]圖1為本發(fā)明實(shí)施例提供的一種FPGA異構(gòu)加速計(jì)算系統(tǒng)的第一種結(jié)構(gòu)示意圖；
[0026]圖2為本發(fā)明實(shí)施例提供的一種FPGA異構(gòu)加速計(jì)算系統(tǒng)的第二種結(jié)構(gòu)示意圖；
[0027]圖3為本發(fā)明實(shí)施例提供的一種FPGA異構(gòu)加速計(jì)算系統(tǒng)中FPGA異構(gòu)加速卡的結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0028]下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。
[0029]請(qǐng)參閱圖1，其示出了本發(fā)明實(shí)施例提供的一種FPGA異構(gòu)加速計(jì)算系統(tǒng)，該系統(tǒng)可以包括CPUl I及與CPUl I連接的FPGA異構(gòu)加速卡12;
[0030]CPUl I，用于發(fā)送源操作數(shù)及控制信息至FPGA異構(gòu)加速卡12，以及用于讀取FPGA異構(gòu)加速卡12加速計(jì)算后得到的結(jié)果數(shù)據(jù)；
[0031]FPGA異構(gòu)加速卡12，用于利用控制信息對(duì)源操作數(shù)進(jìn)行相應(yīng)的加速計(jì)算，得到結(jié)果數(shù)據(jù)。
[0032]需要說明的是，在利用FPGA(Field — Programmable Gate Array，即現(xiàn)場(chǎng)可編程門陣列)異構(gòu)加速卡進(jìn)行源操作數(shù)的加速計(jì)算時(shí)，由主機(jī)端的CPU發(fā)出可執(zhí)行的源操作數(shù)及與對(duì)源操作數(shù)進(jìn)行的操作對(duì)應(yīng)的控制信息給FPGA異構(gòu)加速卡，F(xiàn)PGA異構(gòu)加速卡接收上述數(shù)據(jù)信息，并且按照CPU發(fā)出的控制信息指示執(zhí)行操作，即對(duì)源操作數(shù)進(jìn)行與控制信息對(duì)應(yīng)的加速計(jì)算，得到結(jié)果數(shù)據(jù)。并且，F(xiàn)PGA異構(gòu)加速卡在得到結(jié)果數(shù)據(jù)后可以發(fā)送信息至CPU，以通知其讀取結(jié)果數(shù)據(jù)，或者發(fā)送一個(gè)中斷至CPU，以通知其讀取結(jié)果數(shù)據(jù)，或者FPGA異構(gòu)加速卡將結(jié)果數(shù)據(jù)直接發(fā)送至CPU，以完成整個(gè)操作。
[0033]本申請(qǐng)公開的上述技術(shù)特征實(shí)現(xiàn)了CPU+FPGA的異構(gòu)加速計(jì)算方案，即，由CPU將控制信息及源操作數(shù)發(fā)送至FPGA異構(gòu)加速卡，由FPGA異構(gòu)加速卡實(shí)現(xiàn)對(duì)源操作數(shù)的計(jì)算，并得到結(jié)果數(shù)據(jù)，其中，單個(gè)FPGA異構(gòu)加速卡功耗一般在25瓦左右，小于單個(gè)GPU板卡的功耗，且單個(gè)FPGA異構(gòu)加速板卡的能效一般在50Gflops/W以上，高于單個(gè)GPU板卡的能效，因此，本申請(qǐng)?zhí)峁┑囊环NFPGA異構(gòu)加速計(jì)算系統(tǒng)能夠降低系統(tǒng)功耗，提高系統(tǒng)能效。
[0034]本發(fā)明實(shí)施例提供的一種FPGA異構(gòu)加速計(jì)算系統(tǒng)，F(xiàn)PGA異構(gòu)加速卡可以包括OpenCL Kernel區(qū)域和與OpenCL Kernel區(qū)域連接的BSP區(qū)域；
[0035]OpenCL Kernel區(qū)域，用于對(duì)源操作數(shù)進(jìn)行加速計(jì)算；
[0036]BSP(board Support Package，板級(jí)支持包)區(qū)域，用于為FPGA異構(gòu)加速卡進(jìn)行數(shù)據(jù)分配以及實(shí)現(xiàn)FPGA異構(gòu)加速卡與CPU的連接。
[0037]需要說明的是，BSP區(qū)域是支撐整個(gè)FPGA異構(gòu)加速卡的基礎(chǔ)功能模塊，為整個(gè)FPGA異構(gòu)加速卡提供數(shù)據(jù)通路和數(shù)據(jù)分配，為OpenCL Kernel區(qū)域進(jìn)行加速運(yùn)算提供最大并行化和流水化操作。而OpenCL Kernel區(qū)域基于OpenCL高層次編程轉(zhuǎn)換成RTL邏輯電路的區(qū)域，同時(shí)也是形成加速算法運(yùn)算的邏輯區(qū)域，具體來說，OpenCL Kernel區(qū)域是獨(dú)立的運(yùn)算區(qū)域，其基于OpenCL高級(jí)語言實(shí)現(xiàn)算法運(yùn)算的程序，通過EDA高層次綜合工具將OpenCL高級(jí)語言編寫算法程序轉(zhuǎn)換為可綜合的RTL邏輯，由FPGA開發(fā)工具加載到FPGA異構(gòu)加速卡內(nèi)的OpenCL KerneI區(qū)形成加速運(yùn)算部件，實(shí)現(xiàn)對(duì)源操作數(shù)的加速計(jì)算。從而實(shí)現(xiàn)FPGA異構(gòu)加速卡對(duì)源操作數(shù)的加速計(jì)算。
[0038]本發(fā)明實(shí)施例提供的一種FPGA異構(gòu)加速計(jì)算系統(tǒng)，BSP區(qū)域可以包括互連總線，BSP區(qū)域與OpenCL Kernel區(qū)域通過互連總線連接，實(shí)現(xiàn)數(shù)據(jù)的通訊。
[0039]另外，BSP區(qū)域可以包括PCIe模塊，PCIe模塊分別與互連總線及CPU連接，用于實(shí)現(xiàn)FPGA異構(gòu)加速卡與CPU的連接。
[0040]具體來說，PCIe模塊提供的高速互聯(lián)接口可以使得FPGA異構(gòu)加速卡與CPU之間通過PCIe鏈路連接，實(shí)現(xiàn)數(shù)據(jù)的通訊，其中，PCIe鏈路具體可以為PCIe3.0鏈路。
[0041]本發(fā)明實(shí)施例提供的一種FPGA異構(gòu)加速計(jì)算系統(tǒng)，還可以包括存儲(chǔ)器，存儲(chǔ)器用于存儲(chǔ)源操作數(shù)，以供FPGA異構(gòu)加速卡進(jìn)行加速計(jì)算時(shí)獲取。
[0042]當(dāng)上述系統(tǒng)包括存儲(chǔ)器時(shí)，源操作數(shù)如果比較多，F(xiàn)PGA異構(gòu)加速卡獲得源操作數(shù)之后，可以將源操作數(shù)放置在存儲(chǔ)器中，并在需要對(duì)存儲(chǔ)器中的源操作數(shù)進(jìn)行加速計(jì)算時(shí)由存儲(chǔ)器中獲取。從而有效解決了源操作數(shù)數(shù)量太多影響FPGA異構(gòu)加速卡的工作效率的問題。另外，該存儲(chǔ)器可以包括預(yù)設(shè)數(shù)量個(gè)DDR4(雙倍速率SDRAM)，預(yù)設(shè)數(shù)量可以根據(jù)實(shí)際需要進(jìn)行確定。
[0043]對(duì)應(yīng)的，BSP區(qū)域可以包括存儲(chǔ)控制器，存儲(chǔ)控制器可以分別與互連總線及存儲(chǔ)器連接，用于實(shí)現(xiàn)對(duì)存儲(chǔ)器的控制。
[0044]本發(fā)明實(shí)施例提供的一種FPGA異構(gòu)加速計(jì)算系統(tǒng)，BSP區(qū)域可以包括DMA(直接內(nèi)存存取存儲(chǔ)器)及緩存，DMA及緩存均與互連總線連接，以在FPGA異構(gòu)加速卡中數(shù)據(jù)過多時(shí)實(shí)現(xiàn)對(duì)于數(shù)據(jù)的存儲(chǔ)，完善了 FPGA異構(gòu)加速卡的功能。
[0045]需要說明的是，CPU對(duì)于存儲(chǔ)器的讀取及寫入可以通過DMA實(shí)現(xiàn)，具體來說，CPU發(fā)起讀操作的流程可以如下:
[0046](I)CPU的PCIe barO訪問FPGA異構(gòu)加速卡的DMA era，并向DMA era的地址映射表中寫入其需要進(jìn)行讀操作的數(shù)據(jù)的地址；
[0047](2)上述PCIe barO訪問DMA csr，以判斷DMA是否空閑，如果是，則向DMA中寫入需要進(jìn)行福操作的數(shù)據(jù)的起始地址(源地址)、終止地址(目的地址)、需讀取的數(shù)據(jù)長(zhǎng)度(傳輸長(zhǎng)度)，并啟動(dòng)DMA操作等；
[0048](3)DMA Master會(huì)將存儲(chǔ)器中需要進(jìn)行讀操作的地址的數(shù)據(jù)傳輸?shù)絇CIe的Txs端口，按照地址映射表中存儲(chǔ)的與需要進(jìn)行福操作的數(shù)據(jù)的地址對(duì)應(yīng)的CHJ的地址，映射到PCIe對(duì)應(yīng)的地址空間，預(yù)備通過TLP包發(fā)送到CPU;
[0049 ] (4) DMA操作完成，發(fā)出中斷，CPU讀取數(shù)據(jù)(即TLP包)并對(duì)其進(jìn)行相應(yīng)處理。
[0050]而CPU發(fā)起寫操作的流程可以如下:
[0051 ] (I )CPU準(zhǔn)備好需要發(fā)送的數(shù)據(jù)；
[0052](2)CPU的PCIe barO訪問FPGA異構(gòu)加速卡的DMA era，并向DMA era的地址映射表中寫入需要進(jìn)行寫操作的地址；
[°°53] (3)上述PCIe barO訪問DMA csr，判斷DMA是否空閑，如果是，貝Ij寫入需進(jìn)行寫操作的起始地址(源地址)、需要進(jìn)行寫操作的終止地址(目的地址)及需要進(jìn)行寫操作的數(shù)據(jù)長(zhǎng)度(傳輸長(zhǎng)度)，并啟動(dòng)DMA操作；
[0054](4)DMA Master讀取PCIe的Txs端口，Txs端口根據(jù)地址映射表中與寫操作對(duì)應(yīng)的存儲(chǔ)器的地址，通過TLP包將需要寫入的數(shù)據(jù)寫入存儲(chǔ)器中；
[0055 ] (5) DMA操作完成，發(fā)出中斷，已通知CPU操作完成。
[0056]本發(fā)明實(shí)施例提供的一種FPGA異構(gòu)加速計(jì)算系統(tǒng)，BSP區(qū)域可以包括接口，接口與互連總線連接，為外界部件提供接入通道。
[0057]其中，接口可以包括USB接口，及為外界插入U(xiǎn)SB提供接口，由此，能夠?qū)崿F(xiàn)FPGA異構(gòu)加速卡與外界部件的數(shù)據(jù)通訊，完善了 FPGA異構(gòu)加速卡的功能。
[0058]另外，本發(fā)明實(shí)施例提供的一種FPGA異構(gòu)加速計(jì)算系統(tǒng)，還可以包括配置Flash，配置Flash可以與接口連接，以為FPGA異構(gòu)加速卡提供閃存功能，完善了FPGA異構(gòu)加速計(jì)算系統(tǒng)的功能。
[0059]本發(fā)明實(shí)施例提供的一種FPGA異構(gòu)加速計(jì)算系統(tǒng)，還可以包括晶振，晶振與FPGA異構(gòu)加速卡連接，用于對(duì)FPGA異構(gòu)加速卡實(shí)現(xiàn)時(shí)鐘功能;對(duì)應(yīng)的，BSP區(qū)域包括時(shí)鐘模塊，時(shí)鐘模塊用于在晶振的作用下實(shí)現(xiàn)時(shí)鐘功能。
[0060]另外，本發(fā)明實(shí)施例提供的一種FPGA異構(gòu)加速計(jì)算系統(tǒng)，BSP區(qū)域還可以包括重置清零模塊，重置清零模塊用于實(shí)現(xiàn)FPGA異構(gòu)加速卡內(nèi)數(shù)據(jù)的重置清零功能。
[0061]由此，能夠完善FPGA異構(gòu)加速卡的功能，保證對(duì)于數(shù)據(jù)的異構(gòu)加速處理的順利實(shí)現(xiàn)。
[0062]當(dāng)本發(fā)明實(shí)施例提供的一種FPGA異構(gòu)加速計(jì)算系統(tǒng)，包括FPGA異構(gòu)加速卡、CPU、兩個(gè)DDR4、配置f lash、晶振以及能夠?yàn)橥饨缣峁︰SB接口(S卩USB連接)時(shí)，其結(jié)構(gòu)示意圖可以如圖2所示;而當(dāng)FPGA異構(gòu)加速卡的BSP區(qū)域包括PCIe模塊、緩存、DMA、接口、互連總線、存儲(chǔ)控制器、時(shí)鐘模塊及重置清零模塊時(shí)，其結(jié)構(gòu)示意圖可以如圖3所示。
[0063]另外需要說明的是，基于ALTERAFPGA器件設(shè)計(jì)，設(shè)計(jì)流程可以如下:
[0064](I)建立BSP區(qū)域架構(gòu)，創(chuàng)建頂層設(shè)計(jì)，調(diào)用Board, qsys子系統(tǒng)，建立I/O引腳，時(shí)序約束文件等；
[0065](2)編寫B(tài)oard_env.xml文件，建立AOC的連接:向Altera Offline Compiler(AOC)描述一些基本信息，如板卡名稱、系統(tǒng)類型、庫等信息；
[0066](3)將搭建好的FPGA工程不能按傳統(tǒng)的方法進(jìn)行編譯綜合、適配，因?yàn)檫@一階段還不是一個(gè)完整的設(shè)計(jì)，缺少了OpenCL Kernel區(qū)域，必須通過AOC命令編譯OpenCL kernel，主要流程如下:
[0067]a、編譯.cl文件(用OpenCL編寫的Kernel文件)，該命令會(huì)產(chǎn)生Kernel程序的FPGA代碼，并添加到FPGA邏輯中，產(chǎn)生完整的工程；
[0068]b、編譯邏輯綜合，進(jìn)行邏輯布局、布線；
[0069]C、編寫時(shí)序約束文件，檢查邏輯時(shí)序，如果滿足時(shí)序約束，使用區(qū)域鎖定BSP區(qū)域的位置固定，再利用增量編譯保證每次的時(shí)序滿足要求；
[0070]d、利用TCL腳本將上述結(jié)果寫到編譯前的工程中。
[0071]對(duì)所公開的實(shí)施例的上述說明，使本領(lǐng)域技術(shù)人員能夠?qū)崿F(xiàn)或使用本發(fā)明。對(duì)這些實(shí)施例的多種修改對(duì)本領(lǐng)域技術(shù)人員來說將是顯而易見的，本文中所定義的一般原理可以在不脫離本發(fā)明的精神或范圍的情況下，在其它實(shí)施例中實(shí)現(xiàn)。因此，本發(fā)明將不會(huì)被限制于本文所示的這些實(shí)施例，而是要符合與本文所公開的原理和新穎特點(diǎn)相一致的最寬的范圍。
【主權(quán)項(xiàng)】
1.一種FPGA異構(gòu)加速計(jì)算系統(tǒng)，其特征在于，包括CPU及與所述CPU連接的FPGA異構(gòu)加速卡； 所述CPU，用于發(fā)送源操作數(shù)及控制信息至所述FPGA異構(gòu)加速卡，以及用于讀取所述FPGA異構(gòu)加速卡加速計(jì)算后得到的結(jié)果數(shù)據(jù)； 所述FPGA異構(gòu)加速卡，用于利用所述控制信息對(duì)所述源操作數(shù)進(jìn)行相應(yīng)的加速計(jì)算，得到所述結(jié)果數(shù)據(jù)。2.根據(jù)權(quán)利要求1所述的系統(tǒng)，其特征在于，所述FPGA異構(gòu)加速卡包括OpenCLKernel區(qū)域和與所述OpenCL Kernel區(qū)域連接的BSP區(qū)域； 所述OpenCL Kernel區(qū)域，用于對(duì)所述源操作數(shù)進(jìn)行加速計(jì)算； 所述BSP區(qū)域，用于為所述FPGA異構(gòu)加速卡進(jìn)行數(shù)據(jù)分配以及實(shí)現(xiàn)所述FPGA異構(gòu)加速卡與所述CHJ的連接。3.根據(jù)權(quán)利要求2所述的系統(tǒng)，其特征在于，所述BSP區(qū)域包括互連總線，所述BSP區(qū)域與所述OpenCL Kerne I區(qū)域通過所述互連總線連接。4.根據(jù)權(quán)利要求3所述的系統(tǒng)，其特征在于，所述BSP區(qū)域包括PCIe模塊，所述PCIe模塊分別與所述互連總線及所述(PU連接，用于實(shí)現(xiàn)所述FPGA異構(gòu)加速卡與所述CPU的連接。5.根據(jù)權(quán)利要求3所述的系統(tǒng)，其特征在于，還包括存儲(chǔ)器，所述存儲(chǔ)器用于存儲(chǔ)所述源操作數(shù)，以供所述FPGA異構(gòu)加速卡進(jìn)行加速計(jì)算時(shí)獲取； 對(duì)應(yīng)的，所述BSP區(qū)域包括存儲(chǔ)控制器，所述存儲(chǔ)控制器分別與所述互連總線及所述存儲(chǔ)器連接，用于實(shí)現(xiàn)對(duì)所述存儲(chǔ)器的控制。6.根據(jù)權(quán)利要求5所述的系統(tǒng)，其特征在于，所述BSP區(qū)域包括DMA及緩存，所述DMA及所述緩存均與所述互連總線連接。7.根據(jù)權(quán)利要求3所述的系統(tǒng)，其特征在于，所述BSP區(qū)域包括接口，所述接口與所述互連總線連接，為外界部件提供接入通道。8.根據(jù)權(quán)利要求7所述的系統(tǒng)，其特征在于，還包括配置Flash，所述配置Flash與所述接口連接。9.根據(jù)權(quán)利要求3所述的系統(tǒng)，其特征在于，還包括晶振，所述晶振與所述FPGA異構(gòu)加速卡連接，用于對(duì)所述FPGA異構(gòu)加速卡實(shí)現(xiàn)時(shí)鐘功能； 對(duì)應(yīng)的，所述BSP區(qū)域包括時(shí)鐘模塊，所述時(shí)鐘模塊用于在所述晶振的作用下實(shí)現(xiàn)時(shí)鐘功能。10.根據(jù)權(quán)利要求3所述的系統(tǒng)，其特征在于，所述BSP區(qū)域還包括重置清零模塊，所述重置清零模塊用于實(shí)現(xiàn)所述FPGA異構(gòu)加速卡內(nèi)數(shù)據(jù)的重置清零功能。
【文檔編號(hào)】G06F1/32GK106020425SQ201610365968
【公開日】2016年10月12日
【申請(qǐng)日】2016年5月27日
【發(fā)明人】廖紅輝
【申請(qǐng)人】浪潮(北京)電子信息產(chǎn)業(yè)有限公司