專利名稱：利用規(guī)格字段指令編碼的處理器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及處理器體系結(jié)構(gòu)技術(shù)領(lǐng)域，具體地說，與可提高處理器操作效率的指令編碼方法和裝置有關(guān)。
在高速計(jì)算機(jī)處理器技術(shù)領(lǐng)域，已有各種途徑來解決怎樣使指令編碼最好的問題。早期，Intel公司制造的處理器采用可變長度編碼，不同的指令用不同的位長度編碼。雖然這個(gè)途徑在計(jì)算機(jī)工業(yè)中得到廣泛的采納，但這種Intel體系結(jié)構(gòu)(iA)編碼方法是通過精簡指令集計(jì)算(RISC)機(jī)器加以改善的。
在一個(gè)RISC機(jī)器中，所有的字段均勻編碼，每個(gè)指令具有固定的長度(例如32個(gè)位)。對(duì)于編碼采用三個(gè)操作數(shù)的指令這些固定的指令字段的32位長度提供了足夠的位置，或者說“空間”，其中每個(gè)操作數(shù)含有一個(gè)5位的寄存器標(biāo)識(shí)符。因此，RISC途徑對(duì)操作碼位組、立即值、偏置等編碼提供了的足夠空間。
近來，在計(jì)算機(jī)工業(yè)中已經(jīng)研究了對(duì)具有在單個(gè)機(jī)器周期內(nèi)處理許多指令能力的高效率并行處理機(jī)器的要求。這些機(jī)器通常稱為超長指令字(VLIW)或?qū)捵钟?jì)算機(jī)處理器，能同時(shí)處理幾個(gè)指令。舉例來說，在美國專利No．4，833，599中所揭示的一種VLIW多處理器每個(gè)時(shí)鐘周期能處理1024位的指令。
在VLIW或?qū)捵謾C(jī)器中所出現(xiàn)的問題之一是怎樣對(duì)要訪問大寄存器堆(例如有128個(gè)寄存器)的指令編碼。一種方法是Hewlett-Packard公司在他們初創(chuàng)的寬字設(shè)計(jì)中所采用的，將指令組合在含有三個(gè)42位指令的單個(gè)128位的條目內(nèi)(剩余2個(gè)位)。這128位的條目內(nèi)的三個(gè)指令每個(gè)在類型上都有限制。也就是說，第一個(gè)指令限制為存儲(chǔ)器型指令，第二個(gè)指令必需是整數(shù)型指令，而第三個(gè)指令限制為浮點(diǎn)型指令。
這種寬字、固定的128位格式的根本問題是大大地?cái)U(kuò)展了碼字，從而導(dǎo)致對(duì)一些指令字節(jié)打包很不經(jīng)濟(jì)。例如，一個(gè)LOAD指令可能只有一、兩個(gè)字節(jié)長，但是在這種現(xiàn)有技術(shù)的寬字格式中仍然必需占用42個(gè)位。在一些指令序列中，每個(gè)相繼的128位指令條目內(nèi)只使用一、兩個(gè)指令，因此這種低效率就更為嚴(yán)重。
熟悉超標(biāo)量處理器的人員可以理解，RISC機(jī)器在需要同時(shí)處理大量指令時(shí)也遇到困難。例如，一個(gè)設(shè)計(jì)成并行處理許多指令的RISC處理器需要大量的多路復(fù)用器和相關(guān)的布線，以將各種指令傳送給適當(dāng)?shù)墓δ軉卧?。這實(shí)際上也就限制了能予以并行處理的指令的數(shù)目。
因此，有必要開發(fā)一種處理器，這種處理器能減少過去這些指令編碼方法和裝置中的浪費(fèi)，并提高效率。正如下面將看到的那樣，本發(fā)明提供了一種能同時(shí)執(zhí)行經(jīng)高效率對(duì)指令編碼的多個(gè)接連的指令的處理器。
這里所揭示的處理器用規(guī)格(template)字字段在長指令字格式下對(duì)一些最有用的指令序列進(jìn)行編碼。在一個(gè)實(shí)施例中，本發(fā)明的處理器包括一個(gè)具有128個(gè)寄存器的寄存器堆。處理器的指令組包括一些對(duì)這128個(gè)寄存器定址的指令，其中每個(gè)指令是多種不同指令類型中的一種。處理器的各執(zhí)行單元同樣也分為幾種不同類型，其中每種指令可以用一種或幾種執(zhí)行單元執(zhí)行。
按照本發(fā)明，指令組合到稱為指令束(bundle)的長為128位的排列好的容納槽(container)中。每個(gè)指令束包括第一、第二、第三三個(gè)指令隙(instruction slot)和一個(gè)規(guī)定這些指令隙與執(zhí)行單元類型對(duì)應(yīng)關(guān)系的規(guī)格字段。本發(fā)明所采用的改進(jìn)的指令編碼方案與現(xiàn)有技術(shù)的相比具有較大的靈活性和較高的效率。
下面將結(jié)合附圖對(duì)本發(fā)明進(jìn)行詳細(xì)說明，但這只是說明性的，這些具體的實(shí)施例不應(yīng)認(rèn)為是對(duì)本發(fā)明的限制。在這些附圖中

圖1例示了按照本發(fā)明的處理器的一個(gè)實(shí)施例的一種體系結(jié)構(gòu)寄存器模型；圖2示出了本發(fā)明的一個(gè)實(shí)施例的指令類型與執(zhí)行單元類型之間的關(guān)系；
圖3為示出按照本發(fā)明的一個(gè)實(shí)施例的一種用于指令編碼的指令束格式的示意圖；以及圖4示出了對(duì)于本發(fā)明的一個(gè)實(shí)施例的對(duì)指令隙映射進(jìn)行編碼的規(guī)格字段。
本發(fā)明包括利用規(guī)格字段進(jìn)行指令編碼的處理器。以下的說明中，設(shè)定了一些具體的細(xì)節(jié)，例如寄存器堆模型、位長度、具體編碼方案等，以便清楚、透徹地了解本發(fā)明。然而熟悉數(shù)據(jù)處理技術(shù)的人員將能理解，本發(fā)明的實(shí)現(xiàn)并不需要符合這些細(xì)節(jié)。在其它例子中，對(duì)于眾所周知的信號(hào)、器件和電路沒有進(jìn)行詳細(xì)說明，以免反而不能突出本發(fā)明的主題。
圖1例示了在本發(fā)明的處理器的一實(shí)施例中所用的體系結(jié)構(gòu)寄存器模型。熟悉處理器設(shè)計(jì)領(lǐng)域的人員可以理解，一個(gè)處理器的體系結(jié)構(gòu)狀態(tài)包括各個(gè)處理器寄存器和存儲(chǔ)器的內(nèi)容。按照隱埋在處理器內(nèi)的控制執(zhí)行次序的一組規(guī)則，指令執(zhí)行的結(jié)果在體系結(jié)構(gòu)上是可以反映出來的。如圖所示，體系結(jié)構(gòu)寄存器模型10包括一個(gè)為所有的整數(shù)和多媒體計(jì)算提供中心資源的通用寄存器堆12。這些通用寄存器是一組共128個(gè)(64位)寄存器，編號(hào)為gr0至gr127，可為所有程序和所有特權(quán)級(jí)別所用。
應(yīng)用寄存器模型10還包括一個(gè)用于所有浮點(diǎn)運(yùn)算的浮點(diǎn)寄存器組14。這些浮點(diǎn)寄存器編號(hào)為fr0至fr127，在本發(fā)明的處理器的一種實(shí)現(xiàn)方式中類似地構(gòu)成了一個(gè)有128個(gè)(82位)寄存器的組。圖1中還示出了編號(hào)為pr0至pr63的判定寄存器15。判定寄存器15是一些用于判斷和分支的單位寄存器。這些寄存器用來保持比較指令的結(jié)果，通常用于指令的條件執(zhí)行。
分支寄存器堆17用來保持分支信息。例如，分支寄存器br0至br7都是64位寄存器，可以用來規(guī)定間接分支的分支目標(biāo)地址。
圖1中還示出了一個(gè)指令指針18，用來保持含有當(dāng)前正在執(zhí)行的指令的“指令束”地址。正如稍后將詳細(xì)說明的那樣，術(shù)語“指令束”是指組名在一個(gè)128位的字段內(nèi)的三個(gè)指令和一個(gè)規(guī)格字段。
最后，寄存器模型10還包括一個(gè)應(yīng)用寄存器堆19，它包括一些用于應(yīng)用可視處理器功能的專用數(shù)據(jù)寄存器和控制寄存器。通常，這些寄存器由應(yīng)用軟件訪問。可以理解，圖1所示的寄存器模型可以包括其他一些類型的實(shí)現(xiàn)各種處理器功能的寄存器。列出本發(fā)明的處理器內(nèi)所用的各種寄存器對(duì)于理解本文所揭示的新穎概念來說并不是實(shí)質(zhì)性的。
現(xiàn)在參見圖2，圖中示出了表20，其列出本發(fā)明的一個(gè)實(shí)施例中的指令類型和執(zhí)行指令的執(zhí)行單元類型。每個(gè)指令歸于六個(gè)不同類型中的一個(gè)類型。這六個(gè)不同類型的指令為整數(shù)算術(shù)邏輯單元(ALU)指令，非ALU整數(shù)指令，存儲(chǔ)器指令，浮點(diǎn)指令，分支指令，以及長立即指令?？蓤?zhí)行這些不同類型的指令的相應(yīng)類型的執(zhí)行單元示于表20的最右邊的那一列。這些不同類型的執(zhí)行單元為整數(shù)執(zhí)行單元(I單元)，存儲(chǔ)器執(zhí)行單元(M單元)，浮點(diǎn)執(zhí)行單元(F單元)，以及分支執(zhí)行單元(B單元)。
圖3示出了在本發(fā)明的處理器內(nèi)是怎樣對(duì)指令編碼的。圖3例示了一個(gè)128位(排列成16個(gè)字節(jié))指令束30，含有三個(gè)41位的指令隙、一個(gè)4位的規(guī)格字段和一個(gè)結(jié)束位(5位)。圖3這種指令束30的格式示為結(jié)束位占用位位置0，規(guī)格字段占用位位置1-4，而指令隙1、2和3分別占用位位置5-45、46-86和87-127。
按照?qǐng)D3所示的指令格式，處理器指令集內(nèi)的所有指令都是41位長。4位的規(guī)格字段允許對(duì)多種由不同類型的指令構(gòu)成的指令序列進(jìn)行編碼。也就是說，規(guī)格字段規(guī)定各指令隙與執(zhí)行單元類型的一一對(duì)應(yīng)關(guān)系。規(guī)格字段還規(guī)定了指令束內(nèi)的指令組邊界。一個(gè)指令組是一組可同時(shí)執(zhí)行的靜連續(xù)指令(statically coniguous instruction)。例如，一個(gè)指令組沒有讀后寫或?qū)懞髮懠拇嫫骷拇嫫鞯南嗷ヒ蕾囮P(guān)系。一個(gè)指令組含有至少一個(gè)指令，而對(duì)最大的指令數(shù)沒有體系結(jié)構(gòu)上的限制。熟悉這技術(shù)的人員因此可理解，指令組的邊界與指示束的邊界沒有固定的關(guān)系，它們直接由規(guī)格字段和S位靜態(tài)地指出。
S位規(guī)定在當(dāng)前指令束的最后一個(gè)指令(即指令隙2)后是否出現(xiàn)一個(gè)指令組邊界。例如，在一種當(dāng)前的實(shí)現(xiàn)方式中，如果S位置為“0”，就表示當(dāng)前這個(gè)指令組將延伸入緊接的下個(gè)指令束的第一個(gè)指令(即指令隙0)。也就是說，在這個(gè)指令束的最后一個(gè)指令后沒有指令組邊界。相反，如果S位設(shè)置為“1”，就表示在指令束內(nèi)的最后一個(gè)指令后出來一個(gè)指令組邊界。
現(xiàn)在參見圖4，圖中示出了為本發(fā)明的處理器的一個(gè)實(shí)施例設(shè)計(jì)的規(guī)格字段編碼和指令隙映射。如上面所述，規(guī)格字段規(guī)定了兩個(gè)屬性指令束內(nèi)的指令組邊界，以及指令隙至執(zhí)行單元類型的映射。應(yīng)注意的是，并不是這兩個(gè)屬性的所有組合都是允許的。在本實(shí)施例中所規(guī)定的組合方式例示于圖4的表40。熟悉計(jì)算機(jī)技術(shù)的人員可以理解，表40提供了對(duì)于通常在現(xiàn)代計(jì)算機(jī)程序中所遇到的最有用的一些指令序列的指令編碼。
表40的右邊三列相應(yīng)于一個(gè)指令束內(nèi)的三個(gè)指令隙。右邊三列的每一列內(nèi)列出的是受指令隙控制的執(zhí)行單元類型。例如，規(guī)格6規(guī)定在指令隙0內(nèi)的指令由處理器的存儲(chǔ)器執(zhí)行單元執(zhí)行，在指令隙1內(nèi)的指令由浮點(diǎn)執(zhí)行單元執(zhí)行，而在指令隙2內(nèi)的指令由整數(shù)執(zhí)行單元執(zhí)行。
注意，表40包括分別與規(guī)格1和規(guī)格5關(guān)聯(lián)的分開兩個(gè)指令隙的雙線42和43。雙線42分開規(guī)格1內(nèi)的指令隙1和2，而雙線43分開規(guī)格5內(nèi)的指令隙0和1。這些雙線表示在這一點(diǎn)出現(xiàn)一個(gè)指令組邊界?；旧希p線起著一個(gè)在兩個(gè)相鄰指令之間的結(jié)束位的作用。這意味著，例如在規(guī)格5的情況下，指令隙0的指令允許取決于指令隙1的指令。通過對(duì)規(guī)格字段編碼來規(guī)定一個(gè)指令束內(nèi)的兩個(gè)指令之間的結(jié)束點(diǎn)，使編譯器可以向硬件指出在代碼內(nèi)哪里有依從關(guān)系。熟悉計(jì)算機(jī)體系結(jié)構(gòu)的人員可以理解，除了可以規(guī)定指令束間的指令組邊界(通過S位)外還可以規(guī)定指令束內(nèi)的指令組邊界(通過規(guī)格字段1和5)是一個(gè)極有價(jià)值的處理器功能。
在一個(gè)指令束內(nèi)，執(zhí)行次序是從指令隙0至指令隙2。如果S位為0，含有當(dāng)前指令束內(nèi)最后一個(gè)指令(指令隙2)的指令組就要延續(xù)到緊接著的下個(gè)指令束內(nèi)的第一個(gè)指令(指令隙0)。但是，如果S位為1，在當(dāng)前指令束的最后一個(gè)指令后就出現(xiàn)一個(gè)指令組邊界。可以理解，使用結(jié)束位在執(zhí)行一個(gè)高度連貫的代碼中是很有益的。例如，一個(gè)包括一個(gè)LOAD后接一個(gè)ADD再接一個(gè)STORE操作的序貫代碼可以簡單地依次列出，再在這三個(gè)操作后用一個(gè)S位。過去，對(duì)于序列中的每個(gè)指令都必需占用一個(gè)完全的128位條目，即使是對(duì)這個(gè)指令的編碼可能只要占用一個(gè)或兩個(gè)字節(jié)。
還應(yīng)理解的是，按照本發(fā)明得到的程序包括一系列指令，它們按束封裝并組織成由S位靜態(tài)分界各指令組并且用規(guī)格規(guī)定一個(gè)指令束內(nèi)的S位。指令組和指令組內(nèi)的指令排序如下。指令束按最低到最高的存儲(chǔ)器地址的次序排列。對(duì)于指令束內(nèi)的指令，較低存儲(chǔ)器地址的排在較高存儲(chǔ)器地址的前面。
存儲(chǔ)器內(nèi)指令束的字節(jié)次序是小的在前。這意味著規(guī)格字段和S位包含在指令束的字節(jié)0內(nèi)。在一個(gè)指令束內(nèi)，指令和指令組按從指令隙0至指令隙2的次序排列，如圖3所示。
可以將一個(gè)普通的編譯器與本發(fā)明的處理器配合使用。然而，很明顯要將它加以修改，以便利用上述指令編碼方案的優(yōu)點(diǎn)。概括地說，這個(gè)編譯器應(yīng)設(shè)計(jì)成利用規(guī)格字段來提供盡可能緊湊的代碼。
熟悉該技術(shù)領(lǐng)域的專業(yè)人員可以理解，在圖4的表40中呈現(xiàn)的沒有使用的規(guī)格值是在所例示的實(shí)施例中所保留的。這些未使用的規(guī)格值呈現(xiàn)為規(guī)格3、A、D和F的一些空行。這些空的規(guī)格可用于對(duì)處理器體系結(jié)構(gòu)的進(jìn)一步擴(kuò)展。在處理器內(nèi)規(guī)定這些未使用的規(guī)格值將引起非法操作故障。
還應(yīng)指出的是，對(duì)于規(guī)格2來說，在指令隙1的列中的L單元標(biāo)志表示一個(gè)長立即型指令的位置標(biāo)志符。此外，對(duì)于本發(fā)明的一個(gè)實(shí)施例來說，在規(guī)格2的指令隙2的列內(nèi)的I單元標(biāo)志限制在這個(gè)特定指令隙內(nèi)只可以編入movl、break和nop這些操作。在這個(gè)指令隙內(nèi)編入其他指令會(huì)導(dǎo)致非法操作故障。另一個(gè)限制是，在所列舉的這個(gè)實(shí)施例中，如果將一個(gè)movl指令碼編入一個(gè)規(guī)格2之外的I單元指令隙，就會(huì)導(dǎo)致非法操作故障。
權(quán)利要求
1．一種處理器，包括一個(gè)具有多個(gè)寄存器的寄存器堆；一個(gè)包括訪問這些寄存器的指令的指令集，每個(gè)指令是多個(gè)指令類型中的一個(gè)類型；以及多個(gè)執(zhí)行單元，每個(gè)執(zhí)行單元是多個(gè)類型中的一個(gè)類型，其中每個(gè)類型的指令在一個(gè)或多個(gè)類型的執(zhí)行單元上執(zhí)行；以及這些指令編碼成指令束，每個(gè)指令束包括多個(gè)指令隙和一個(gè)規(guī)定指令隙與執(zhí)行單元類型之間對(duì)應(yīng)關(guān)系的規(guī)格字段。
2．權(quán)利要求1的處理器，其中所述規(guī)格字段還規(guī)定在指令束內(nèi)的指令組的邊界，一個(gè)指令組包括一組同時(shí)執(zhí)行的靜態(tài)接連的指令。
3．權(quán)利要求2的處理器，其中所述指令類型包括整數(shù)算術(shù)邏輯單元、存儲(chǔ)器、浮點(diǎn)和分支指令。
4．權(quán)利要求3的處理器，其中所述指令類型還包括非算術(shù)邏輯單元整數(shù)和長立即指令。
5．權(quán)利要求4的處理器，其中所述執(zhí)行單元類型包括整數(shù)、存儲(chǔ)器、浮點(diǎn)和分支執(zhí)行單元。
6．權(quán)利要求5的處理器，其中所述規(guī)格字段包括一個(gè)4位字段。
7．任何權(quán)利要求1、2、3、4、5或6的處理器，其中所述指令束包括第一、第二和第三指令隙，每個(gè)指令束有128位長。
8．權(quán)利要求7的處理器，其中所述第一、第二和第三指令隙各有41位長。
9．權(quán)利要求7的處理器，其中所述指令束還包括一個(gè)規(guī)定一個(gè)指令束間指令組邊界的結(jié)束位。
10．權(quán)利要求9的處理器，其中如果所述結(jié)束位處在一個(gè)第一狀態(tài)，那么當(dāng)前指令束的最后一個(gè)指令后就出現(xiàn)一個(gè)指令組邊界。
11．權(quán)利要求10的處理器，其中如果所述結(jié)束位處在一個(gè)第二狀態(tài)，那么一個(gè)含有當(dāng)前指令束的最后一個(gè)指令的指令組延伸入緊接的下個(gè)指令束的第一指令隙。
12．權(quán)利要求11的處理器，其中所述當(dāng)前指令束的最后一個(gè)指令包括第三指令隙。
13．權(quán)利要求9的處理器，還包括；一個(gè)存儲(chǔ)指令束的存儲(chǔ)器，這些指令束在存儲(chǔ)器內(nèi)排列的字節(jié)次序以低地址的在前的格式，規(guī)格字段和結(jié)束位包含在指令束的第一個(gè)字節(jié)內(nèi)。
14．權(quán)利要求13的處理器，其中所述指令束在存儲(chǔ)器內(nèi)按從最低到最高存儲(chǔ)器地址的次序排列。
15．權(quán)利要求14的處理器，其中所述指令束內(nèi)具有最低存儲(chǔ)器地址的指令排在所述指令束內(nèi)具有最高存儲(chǔ)器地址的指令之前。
16．權(quán)利要求1的處理器，其中所述多個(gè)寄存器包括128個(gè)寄存器。
17．權(quán)利要求5的處理器，其中所述指令束各有128位長，包括第一、第二和第三指令隙，而所述由規(guī)格字段規(guī)定的對(duì)應(yīng)關(guān)系基本上如圖4所示。
18．一種處理器，包括一個(gè)具有多個(gè)寄存器的寄存器堆；一個(gè)包括訪問這些寄存器的指令的指令集，每個(gè)指令是多個(gè)指令類型中的一個(gè)類型；以及多個(gè)執(zhí)行單元，每個(gè)執(zhí)行單元是多個(gè)類型中的一個(gè)類型，其中每個(gè)類型的指令在一個(gè)或多個(gè)類型的執(zhí)行單元上執(zhí)行；以及這些指令編碼成指令束，每個(gè)指令束包括多個(gè)指令隙和一個(gè)規(guī)定本指令束內(nèi)指令組的邊界的規(guī)格字段，而一個(gè)指令組包括一組同時(shí)執(zhí)行的靜態(tài)接連的指令。
19．權(quán)利要求18的處理器，其中所述規(guī)格字段還規(guī)定指令隙與執(zhí)行單元類型之間對(duì)應(yīng)關(guān)系。
20．權(quán)利要求19的處理器，其中所述指令束各有128位長，包括第一、第二和第三指令隙。
21．權(quán)利要求18的處理器，其中所述指令類型包括整數(shù)算術(shù)邏輯單元、存儲(chǔ)器、浮點(diǎn)和分支指令。
22．權(quán)利要求21的處理器，其中所述指令類型還包括非算術(shù)邏輯單元整數(shù)和長立即指令。
23．權(quán)利要求22的處理器，其中所述執(zhí)行單元類型包括整數(shù)、存儲(chǔ)器、浮點(diǎn)和分支執(zhí)行單元。
24．權(quán)利要求18的處理器，其中每個(gè)指令束還包括一個(gè)規(guī)定一個(gè)指令束間指令組邊界的結(jié)束位。
25．權(quán)利要求24的處理器，其中如果所述結(jié)束位處在一個(gè)第一狀態(tài)，那么當(dāng)前指令束的最后一個(gè)指令后就出現(xiàn)一個(gè)指令組邊界。
26．權(quán)利要求25的處理器，其中如果所述結(jié)束位處在一個(gè)第二狀態(tài)，那么一個(gè)含有當(dāng)前指令束的最后一個(gè)指令的指令組延伸入緊接的下個(gè)指令束的第一指令隙。
27．權(quán)利要求26的處理器，其中所述當(dāng)前指令束的最后一個(gè)指令包括第三指令隙。
28．權(quán)利要求24的處理器，還包括一個(gè)存儲(chǔ)指令束的存儲(chǔ)器，這些指令束在存儲(chǔ)器內(nèi)排列的字節(jié)次序以低地址的在前的格式，規(guī)格字段和結(jié)束位包含在指令束的第一個(gè)字節(jié)內(nèi)。
29．權(quán)利要求28的處理器，其中所述指令束在存儲(chǔ)器內(nèi)按從最低到最高存儲(chǔ)器地址的次序排列。
30．權(quán)利要求29的處理器，其中所述指令束內(nèi)具有最低存儲(chǔ)器地址的指令排在所述指令束內(nèi)具有最高存儲(chǔ)器地址的指令之前。
31．權(quán)利要求18的處理器，其中所述多個(gè)寄存器包括128個(gè)寄存器。
32．權(quán)利要求23的處理器，其中所述規(guī)格字段規(guī)定的對(duì)應(yīng)關(guān)系基本上如圖4所示。
全文摘要
本發(fā)明所開發(fā)的具有大寄存器堆(10)的處理器利用規(guī)格字段將一組最常用的指令序列編碼成長指令字格式。處理器的指令集包括一些各自屬于多個(gè)不同類型的指令。處理器的執(zhí)行單元類似地也分為一些不同類型,每個(gè)類型的指令可以在一個(gè)或多個(gè)類型的執(zhí)行單元上執(zhí)行。這些指令組合到一些稱為指令束的128位長的排列好的容納槽中,每個(gè)指令束包括多個(gè)指令隙和一個(gè)規(guī)定指令隙與執(zhí)行單元類型之間的對(duì)應(yīng)關(guān)系的規(guī)格字段。
文檔編號(hào)G06F9/30GK1279783SQ98811492
公開日2001年1月10日 申請(qǐng)日期1998年10月8日 優(yōu)先權(quán)日1997年10月13日
發(fā)明者詹姆斯·M·赫爾, 肯特·菲爾登, 漢斯·穆爾德, 哈什瓦德翰·莎朗潘尼 申請(qǐng)人:艾迪爾公司