本申請涉及電子電路，具體涉及一種嵌入式閃存控制電路、芯片及電子設(shè)備。

背景技術(shù)：

1、相關(guān)技術(shù)中，微控制器(micro?controller?unit，mcu)產(chǎn)品采用嵌入式快閃存儲器(embedded?flash(eflash)memory，簡稱為嵌入式閃存)。不同廠商的嵌入式閃存沒有統(tǒng)一的接口，因此針對不同mcu產(chǎn)品需要設(shè)計不同的嵌入式閃存控制器(eflash控制器)。在研發(fā)產(chǎn)品時，嵌入式閃存控制器不論是芯片設(shè)計還是驗證都需要很大的人力投入。

技術(shù)實現(xiàn)思路

1、鑒于以上問題，本申請實施例提供一種嵌入式閃存控制電路、芯片及電子設(shè)備，以解決上述技術(shù)問題。

2、第一方面，本申請實施例提供一種嵌入式閃存控制電路，包括：譯碼模塊、仲裁模塊和時序產(chǎn)生模塊，其中，譯碼模塊，用于將閃存訪問命令中主機分配的第一地址轉(zhuǎn)換為嵌入式閃存的第二地址，并判斷閃存訪問命令的權(quán)限；仲裁模塊，用于仲裁多個閃存訪問命令的優(yōu)先級；時序產(chǎn)生模塊，用于產(chǎn)生閃存訪問命令對應(yīng)的閃存時序。本申請實施例的控制電路，將命令譯碼及權(quán)限控制、命令仲裁、產(chǎn)生命令時序等分離，設(shè)計成結(jié)構(gòu)化組件，能夠降低嵌入式閃存控制電路的高耦合性，在不同產(chǎn)品復(fù)用時可最低程度修改或者模塊化替換，能很大程度上節(jié)省芯片設(shè)計與驗證的人力投入。

3、第二方面，本申請實施例還提供一種芯片，包括上述的嵌入式閃存控制電路。

4、第三方面，本申請實施例還提供一種電子設(shè)備，包括上述的芯片或嵌入式閃存控制電路。

5、本申請實施例提供的嵌入式閃存控制電路、芯片及電子設(shè)備，通過譯碼模塊、仲裁模塊和時序產(chǎn)生模塊，將命令譯碼及權(quán)限控制、命令仲裁、產(chǎn)生命令時序等分離，設(shè)計成結(jié)構(gòu)化組件，能夠降低嵌入式閃存控制電路的高耦合性，在不同產(chǎn)品復(fù)用時可最低程度修改或者模塊化替換，能很大程度上節(jié)省芯片設(shè)計與驗證的人力投入。

6、本申請的這些方面或其他方面在以下實施例的描述中會更加簡明易懂。

技術(shù)特征：

1.一種嵌入式閃存控制電路，其特征在于，包括：譯碼模塊、仲裁模塊和時序產(chǎn)生模塊，其中，

2.如權(quán)利要求1所述的電路，其特征在于，還包括：

3.如權(quán)利要求2所述的電路，其特征在于，

4.如權(quán)利要求3所述的電路，其特征在于，所述讀緩存模塊，用于：

5.如權(quán)利要求1～4任一項所述的電路，其特征在于，還包括：

6.如權(quán)利要求1所述的電路，其特征在于，還包括：

7.如權(quán)利要求6所述的電路，其特征在于，所述數(shù)據(jù)包括閃存配置數(shù)據(jù)；所述加載模塊，用于從嵌入式閃存中加載閃存配置數(shù)據(jù)，將所述閃存配置數(shù)據(jù)寫入嵌入式閃存中相應(yīng)的寄存器。

8.如權(quán)利要求7所述的電路，其特征在于，所述加載模塊，與所述時序產(chǎn)生模塊連接，用于通過所述時序產(chǎn)生模塊將所述閃存配置數(shù)據(jù)寫入嵌入式閃存中相應(yīng)的寄存器。

9.如權(quán)利要求6所述的電路，其特征在于，所述數(shù)據(jù)包括一個或多個電路模塊的初始化數(shù)據(jù)；所述加載模塊，用于從嵌入式閃存中加載所述初始化數(shù)據(jù)，將所述初始化數(shù)據(jù)寫入相應(yīng)的電路模塊。

10.如權(quán)利要求6所述的電路，其特征在于，所述數(shù)據(jù)包括權(quán)限配置數(shù)據(jù)；所述加載模塊，用于從嵌入式閃存中加載所述權(quán)限配置數(shù)據(jù)，將所述權(quán)限配置數(shù)據(jù)寫入所述譯碼模塊；所述譯碼模塊用于基于所述權(quán)限配置數(shù)據(jù)判斷至少部分所述閃存訪問命令的權(quán)限。

11.如權(quán)利要求10所述的電路，其特征在于，所述加載模塊與所述仲裁模塊連接，用于通過所述仲裁模塊將所述權(quán)限配置數(shù)據(jù)寫入所述譯碼模塊。

12.如權(quán)利要求6所述的電路，其特征在于，還包括：配置模塊；

13.如權(quán)利要求1所述的電路，其特征在于，還包括：

14.如權(quán)利要求13所述的電路，其特征在于，所述閃存訪問使能信號包括擦除使能信號；

15.如權(quán)利要求13所述的電路，其特征在于，所述配置模塊，還用于從嵌入式閃存中的寄存器讀取數(shù)據(jù)，將讀取的數(shù)據(jù)傳輸給主機。

16.如權(quán)利要求13所述的電路，其特征在于，所述配置模塊，還用于基于主機向命令嵌入式閃存中的寄存器寫入數(shù)據(jù)。

17.如權(quán)利要求15或16所述的電路，其特征在于，所述配置模塊，通過所述仲裁模塊和所述時序產(chǎn)生模塊與所述嵌入式閃存連接。

18.如權(quán)利要求1～4、6～12、13～16中任一項所述的電路，其特征在于，還包括：

19.如權(quán)利要求18所述的電路，其特征在于，所述多路選擇模塊包括：

20.一種芯片，其特征在于，包括上述權(quán)利要求1～19所述的嵌入式閃存控制電路。

21.一種電子設(shè)備，其特征在于，包括設(shè)備主體以及設(shè)于所述設(shè)備主體的如上述權(quán)利要求20所述的芯片。

技術(shù)總結(jié)
本申請實施例提供了一種嵌入式閃存控制電路、芯片及電子設(shè)備，該嵌入式閃存控制電路，包括：譯碼模塊、仲裁模塊和時序產(chǎn)生模塊，其中，譯碼模塊，用于將閃存訪問命令中主機分配的第一地址轉(zhuǎn)換為嵌入式閃存的第二地址，并判斷閃存訪問命令的權(quán)限；仲裁模塊，用于仲裁多個閃存訪問命令的優(yōu)先級；時序產(chǎn)生模塊，用于產(chǎn)生閃存訪問命令對應(yīng)的閃存時序。本申請實施例的控制電路，將命令譯碼及權(quán)限控制、命令仲裁、產(chǎn)生命令時序等分離，設(shè)計成結(jié)構(gòu)化組件，能夠降低嵌入式閃存控制電路的高耦合性，在不同產(chǎn)品復(fù)用時可最低程度修改或者模塊化替換，能很大程度上節(jié)省芯片設(shè)計與驗證的人力投入。

技術(shù)研發(fā)人員：于致銘,歐陽帆
受保護的技術(shù)使用者：芯?？萍迹ㄉ钲冢┕煞萦邢薰?br/>技術(shù)研發(fā)日：
技術(shù)公布日：2024/10/21