專利名稱：乘法邏輯電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明大體上涉及數(shù)字電子器件，更具體地，涉及一種用于將兩個二進制數(shù)相乘的乘法邏輯電路和一種用于相乘和累加先前的乘法的乘法-累加邏輯電路。
背景技術(shù)：
為許多應(yīng)用所采用的是，將n個輸入加在一起的模塊。此模塊的輸出是高輸入數(shù)字的二進制表示。這種被稱為并行計數(shù)器的模塊(L.Dadda.Some Schemes for Parallel Multipliers，Alta Freq 34349～356(1956)；E.E.Swartzlander Jr.，Parallel Counters，IEEE Trans.Comput.C-221021～1024(1973))被用在執(zhí)行二進制乘法的電路中。并行計數(shù)器還有其他應(yīng)用，例如，多數(shù)選舉解碼器或RSA編碼器和解碼器。重要的是，實現(xiàn)獲得最大速度的并行計數(shù)器。將并行計數(shù)器用在乘法中是公知的(L.Dadda，On Parallel DigitalMultipliers，Alta Freq 45574～580(1976)。
全加器是具有三位輸入和兩位輸出的特殊的并行計數(shù)器。目前對于更高、即具有更大數(shù)目的輸入的并行計數(shù)器的實現(xiàn)是在使用全加器的基礎(chǔ)上實現(xiàn)的(C.C.Foster和F.D.Stockton，CountingResponders in an Associative Memory，IEEE Trans.Comput.C-201580～1583(1971))。通常，輸出的最低有效位是在這種實現(xiàn)中所產(chǎn)生的最快的位，而其他位通常較慢。
以下符號用于邏輯操作-異或；∨-或；∧-與；
-非。
并行計數(shù)器的有效現(xiàn)有技術(shù)設(shè)計(Foster和Stockton)使用了全加器。以FA表示的全加器是圖1所示的三位輸入并行計數(shù)器。其具有三個輸入X1、X2、X3和兩個輸出S和C。輸出的邏輯表達式為S＝X1X2X3，C＝(X1∧X2)∨(X1∧X3)∨(X2∧X3)。
以HA表示的半加器是圖1所示的兩位輸入并行計數(shù)器。其具有兩個輸入X1、X2和兩個輸出S和C。輸出的邏輯表達式為S＝X1X2，C＝X1∧X2。
在圖2中描述了現(xiàn)有技術(shù)對七位并行計數(shù)器的實現(xiàn)。
乘法是基本操作。給定兩個n位二進制數(shù)An-12n-1+An-22n-2+…+A12+A0和Bn-12n-1+Bn-22n-2+…+B12+B0，它們的乘積P2n-122n-1+P2n-222n-2+…+P12+P0可能具有2n位。Wallace發(fā)明了第一種乘法器的快速體系結(jié)構(gòu)，現(xiàn)在稱為Wallace樹乘法器(Wallace，C.S.，A Suggestion for a FastMultiplier，IEEE Trans.Electron.Comput.EC-1314～17(1964))。Dadda研究了乘法器中的位特性(L.Dadda，Some Schemes for ParallelMultipliers，Alta Freq 34349～356(1956))。他構(gòu)造了多種乘法器，大部分乘法器都遵循Dadda方案。
Dadda乘法器利用圖3所示的方案。如果輸入有8位，則64個并行與門產(chǎn)生如圖4所示的陣列。為了清晰，省略與門符號∧，從而Ai∧Bj變?yōu)锳iBj。圖4的剩余部分描述了包括全加器(FA)和半加器(HA)的陣列縮減(array reduction)。由半加器或全加器將相同列的位相加。在矩形中是一些輸入到全加器中的位群。在橢圓中是一些輸入到半加器中的位群。陣列縮減的結(jié)果是在最后一步只要將兩個二進制數(shù)相加。例如，可以通過條件加法器或超前進位加法器等快速加法方案之一，將這兩個數(shù)相加。
英國專利申請No.0019287.2和0101961.1、美國專利申請No.09/637,532、09/759,954和09/917,257以及國際專利申請No.GB01/03415和GB01/04455，所有這些申請的內(nèi)容這里一并作為參考，這些申請均公開了在陣列縮減之前對陣列進行修改或變形的技術(shù)。陣列變形得到了將陣列深度縮減到大于2n-1而小于2n-1的數(shù)目的好處，其中n是整數(shù)。這種對陣列最大深度的縮減使得在陣列縮減步驟中能夠有效使用并行計數(shù)器。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種改進的乘法邏輯電路和一種改進的乘法-累加邏輯電路，在其中，提高了邏輯電路的運算速度。
本發(fā)明實現(xiàn)了在陣列縮減步驟中、對最大長度并行計數(shù)器的使用可以顯著地減少現(xiàn)有技術(shù)的陣列縮減邏輯中所出現(xiàn)的連線(wiring)延遲。但是，本發(fā)明人也意識到最大長度并行計數(shù)器的輸出經(jīng)歷了不同的門延遲。因而，依照本發(fā)明，除了在陣列縮減步驟中、使用最大長度并行計數(shù)器之外，將最大長度并行計數(shù)器的輸出輸入到具有不對稱延遲的縮減邏輯電路，以改善并行計數(shù)器電路的輸出的不同延遲的效果。
這樣，依照本發(fā)明，將由最大長度并行計數(shù)器邏輯產(chǎn)生、經(jīng)歷了較短延遲的輸出輸入到在產(chǎn)生輸出時將引起較長延遲的縮減邏輯輸入。將在并行計數(shù)器邏輯中經(jīng)歷了較長延遲的、最大長度并行計數(shù)器邏輯的輸出輸入到在產(chǎn)生輸出時經(jīng)歷較短延遲的不對稱縮減邏輯。這樣，以這種方式平衡了通過并行計數(shù)器邏輯和另外的縮減邏輯的整體延遲，并通過另外的縮減邏輯補償通過并行計數(shù)器邏輯的延遲差。
依照本發(fā)明，在陣列縮減步驟中，至少使用一個最大并行計數(shù)器，通過接收一列中、陣列的所有數(shù)值，在一個維度上縮減陣列。
在本發(fā)明的優(yōu)選實施例中，通過進行未審英國申請No.0019287.2和0101961.1、美國專利申請No.09/637,532、09/759,954和09/917,257以及國際專利申請No.GB01/0341 5和GB01/04455中所公開的陣列變形，對陣列進行修改。陣列變形提供了將最大列的輸入數(shù)目縮減為大于2n-1而小于2n-1的數(shù)目的好處，其中n是整數(shù)。例如，對于兩個16位數(shù)的乘法，陣列變形過程將陣列最大深度在任何給定的列中均縮減到15位，從而使15位輸入、4位輸出并行計數(shù)器能夠應(yīng)用在第一縮減步驟中，將陣列深度縮減到最大4位。對于32位輸入，陣列變形步驟將陣列最大高度在任何給定的列中均縮減到31位，從而使31位輸入、5位輸出并行計數(shù)器能夠用以提供縮減了深度的陣列，其中，縮減了的深度為最大5位。
在本發(fā)明的實施例中，具有不對稱延遲的縮減邏輯包括全加器、半加器和4到2壓縮器的任意組合。在來自并行計數(shù)器的輸出的數(shù)目為4個或更多時，最好使用4到2壓縮器來產(chǎn)生2位輸出。


現(xiàn)在，將參照附圖，對本發(fā)明的實施例進行描述，其中圖1是依照現(xiàn)有技術(shù)的全加器和半加器的示意圖；圖2是依照現(xiàn)有技術(shù)利用全加器的并行計數(shù)器的示意圖；圖3是針對乘法、現(xiàn)有技術(shù)中所應(yīng)用的步驟的圖解；圖4是圖3所示的過程更為詳細的示意圖；圖5是依照本發(fā)明的實施例描述了所產(chǎn)生的變形陣列的示意圖；圖6是依照本發(fā)明的實施例描述了通過最大長度并行計數(shù)器縮減之后的陣列的示意圖；圖7是示出了門延遲的全加器邏輯的示意圖；圖8是依照本發(fā)明的實施例、由全加器構(gòu)造的4到2壓縮器的示意圖；圖9是依照本發(fā)明的實施例、使用4到2壓縮器進行第二階段陣列縮減的邏輯電路的示意圖；以及圖10是4到2壓縮器邏輯的圖解。
具體實施例方式
在圖5所示的實施例中，依照未審英國專利申請No.0019287.2和0101961.1、美國專利申請No.09/637,532、09/759,954和09/917,257以及國際專利申請No.GB01/03415和GB01/04455中所公開的過程，形成將兩個16位二進制數(shù)A和B相乘的過程中所產(chǎn)生的陣列，作為變形陣列，這里將上述專利申請的內(nèi)容一并作為參考。此陣列相對于圖4所示的現(xiàn)有技術(shù)的陣列的優(yōu)點在于每列中的最大位數(shù)較小。在現(xiàn)有技術(shù)中，對于16位乘法，每列具有16位。圖5的陣列中有4列具有15位。
如圖6所示，縮減陣列的第一縮減步驟包括利用并行計數(shù)器將每列從最大15位縮減到最大4位。盡管最好使用上述未審申請中所公開的并行計數(shù)器，但可以使用任何傳統(tǒng)的并行計數(shù)器將15位的最大列縮減為4位。
來自并行計數(shù)器的4位經(jīng)歷了不同的門延遲。通常，2個輸出經(jīng)歷4個門延遲，而另2個輸出經(jīng)歷5個門延遲。但是，針對陣列縮減，使用最大長度并行計數(shù)器形式的單一邏輯電路極大地減少了電路之間的連線。因而，使用最大長度并行計數(shù)器將帶來極大的連線收益。
圖7是描述了電路的不對稱特性的全加器的邏輯圖。輸入A和B可以包括來自最大長度并行計數(shù)器、經(jīng)歷了4個門延遲的輸出，因而，與作為來自最大長度并行計數(shù)器、經(jīng)歷了5個門延遲的對電路的輸入C相比，相對領(lǐng)先。在本示例中的每個門延遲均表示為作為最慢的門的異或門延遲。與門和或門認為具有0.5的相對延遲。圖7描述了累積門延遲，正如可以看到的那樣，輸出和S，具有累積門延遲6，也輸出進位C，具有累積門延遲6。從而，可以將全加器用作第二級陣列縮減的一部分，以便補償?shù)谝患夑嚵锌s減中最大長度并行計數(shù)器的輸出的相對門延遲。
圖8是兩個相鄰4到2壓縮器的示意性邏輯圖，每個4到2壓縮器包括2個全加器。示出了相對門延遲，以描述在本發(fā)明的實施例中用作第二級邏輯縮減的邏輯的不對稱屬性。
圖9描述了4到2壓縮器鏈，該4到2壓縮器在最大長度并行計數(shù)器所進行的第一級縮減之后，用于從縮減陣列接收4列二進制位中的每一個。針對每列的4到2壓縮器的輸出包括2位。然后，可用利用傳統(tǒng)的加法邏輯電路將這2位相加，產(chǎn)生由2個n位二進制數(shù)相乘所構(gòu)成的輸出二進制數(shù)。
圖10是依照本發(fā)明的實施例的4到2壓縮器的邏輯圖。
從而，在本發(fā)明的這個實施例中，依照申請人早期的發(fā)明性陣列修改技術(shù)的陣列變形，產(chǎn)生和修改陣列。分兩個階段縮減陣列。第一階段建立在以下認識上如果將單一的并行計數(shù)器應(yīng)用于陣列每一列的縮減，可以減少乘法邏輯電路的連線。但是，這樣得到經(jīng)歷了不同門延遲的輸出。因此，本發(fā)明通過使用第二級陣列縮減來改善此問題，其中，第二級陣列縮減使用其輸入經(jīng)歷相對不同的門延遲的邏輯電路，即，該邏輯電路對輸入產(chǎn)生不對稱的延遲。以這種方式，由于使用最大長度并行計數(shù)器所引起的相對延遲并不在另外的縮減步驟中引起延遲。
因此，由于其減少了連線，此乘法邏輯電路非常高效，由于其平衡了邏輯電路中的門延遲，提高了速度。
盡管已經(jīng)參照特定的實施例，對本發(fā)明進行了描述，本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)清楚的是，在本發(fā)明的精神和范圍內(nèi)存在多種修改。
例如，盡管已經(jīng)參照其中在陣列縮減之間對陣列進行變形的特定示例，在上面對本發(fā)明進行了描述，但本發(fā)明也可以應(yīng)用于未變形陣列的縮減。例如，可以利用任何現(xiàn)有技術(shù)產(chǎn)生陣列。諸如與門、與非門、或門或者或非門等任何用于進行位的邏輯組合的邏輯門操作均可以用來形成陣列。還可以通過利用Booth編碼來產(chǎn)生陣列。
在本發(fā)明中，任何現(xiàn)有技術(shù)的并行計數(shù)器邏輯電路均可以用于第一級陣列縮減。可以針對任意列數(shù)，而不必針對所有列使用并行計數(shù)器。例如，對于具有三位的列，可以使用全加器。也可以針對一些列使用全加器而不是并行計數(shù)器。通過使用并行計數(shù)器進行縮減的列數(shù)是一種設(shè)計選擇。但是，所建議的是，對于陣列中任何具有多于3位的列，最好使用并行計數(shù)器。
依照本發(fā)明，可以通過任何在產(chǎn)生輸出時使輸入經(jīng)歷了不同延遲的適當(dāng)?shù)倪壿媮韺崿F(xiàn)第二陣列縮減步驟。
盡管在本發(fā)明中可以使用任何形式的并行計數(shù)器，在優(yōu)選實施例中，使用了英國申請No.0019287.2和0101961.1、美國專利申請No.09/637,532、09/759,954和09/917,257以及國際專利申請No.GB01/03415和GB01/04455中所公開的并行計數(shù)器。
在本發(fā)明中，為了產(chǎn)生乘法邏輯電路的輸出，針對最后將兩個二進制數(shù)相加的步驟，可以采用任何傳統(tǒng)方法。
盡管已經(jīng)參照特定的乘法邏輯電路，對本發(fā)明進行了描述，本發(fā)明也應(yīng)用于包括乘法-累加邏輯電路(可以看作乘法邏輯電路的特例)在內(nèi)的任何執(zhí)行乘法的邏輯電路。在乘法-累加邏輯電路中實現(xiàn)運算A×B+C，其中C是先前乘法的累加。該乘法-累加邏輯電路針對乘法邏輯電路，通過如上所述產(chǎn)生陣列A×B，進行計算。作為C的二進制位，在陣列中增加額外的行。由于是先前的累加，C可以具有比A或B多得多的位數(shù)。然后，對此增廣陣列進行如上所述的陣列縮減。
本發(fā)明包括任何用于設(shè)計和制造本發(fā)明上述乘法邏輯電路的方法。本發(fā)明還包括表現(xiàn)本發(fā)明乘法邏輯電路特色的代碼或數(shù)據(jù)。同樣，本發(fā)明包括用于建模本發(fā)明上述乘法邏輯電路的功能性的代碼。
在本領(lǐng)域中，眾所周知的是，可以利用通過執(zhí)行來建模邏輯電路的功能性的代碼，在計算機系統(tǒng)上設(shè)計邏輯電路。這種設(shè)計程序的結(jié)果是限定了邏輯的特征和功能性的代碼。這樣，對于邏輯設(shè)計師和構(gòu)建師，限定了邏輯的特征和功能性的代碼是可用的。用于設(shè)計的代碼或用于限定邏輯電路的特征或功能的代碼可以在任何合適的載體介質(zhì)上得到，例如存儲介質(zhì)軟盤、硬盤、CD-ROM、磁帶裝置或固態(tài)存儲裝置；或者瞬時介質(zhì)例如，任何類型的信號電信號、光信號、微波信號、聲信號或磁信號(例如，在通信網(wǎng)絡(luò)上負載的信號)。
從而，可以將限定了標準單元的特征或功能的代碼提供給邏輯電路制造商，并可以使用這些代碼，利用公知的制造技術(shù)在半導(dǎo)體材料上制造邏輯電路。
在本發(fā)明的一個實施例中，設(shè)計過程包括使用標準單元設(shè)置過程對標準單元的使用。設(shè)計師可以實現(xiàn)設(shè)計程序，以便設(shè)計標準單元，該標準單元或者實現(xiàn)乘法邏輯電路的全部邏輯功能或者是部分功能。設(shè)計過程包括設(shè)計、構(gòu)建和測試硅上的標準單元，并形成表現(xiàn)了已經(jīng)成功測試過的標準單元的特征的數(shù)據(jù)庫。表現(xiàn)了標準單元設(shè)計的特征的數(shù)據(jù)庫包含了可以用在對使用標準單元的邏輯電路所進行的設(shè)計中的信息。這樣，數(shù)據(jù)庫中的數(shù)據(jù)或代碼保留有限定了標準單元的模型的邏輯電路的特征。數(shù)據(jù)可以包括幾何、功率和定時信息，以及標準單元所執(zhí)行的功能的模型。這樣，標準單元設(shè)計的供應(yīng)商可以向邏輯電路設(shè)計師提供標準單元代碼庫，使邏輯電路的設(shè)計更為容易，利用標準單元庫的功能性，執(zhí)行特定的功能。邏輯電路設(shè)計師可以在計算機建模實現(xiàn)中使用標準單元代碼庫，利用標準單元代碼來匯編邏輯電路，即乘法邏輯電路。因而，設(shè)計師實現(xiàn)了設(shè)計應(yīng)用，利用代碼構(gòu)建了想要的邏輯電路的模型。根據(jù)標準單元的組合，所得到的數(shù)據(jù)限定了邏輯電路，即乘法邏輯電路的特征。這樣，芯片制造商可以使用此數(shù)據(jù)設(shè)計和構(gòu)建利用了邏輯電路設(shè)計師所產(chǎn)生的模型數(shù)據(jù)的芯片。
本發(fā)明包括對實現(xiàn)依照本發(fā)明的功能的標準單元的設(shè)計，即，對實現(xiàn)了本發(fā)明的功能的標準單元的特征進行限定的模型數(shù)據(jù)的產(chǎn)生。本發(fā)明也包括利用標準單元數(shù)據(jù)庫、設(shè)計本發(fā)明的乘法邏輯電路的方法，即，利用計算機程序產(chǎn)生對本發(fā)明的乘法邏輯電路進行了建模的數(shù)據(jù)的步驟。本發(fā)明也包括利用設(shè)計數(shù)據(jù)、制造乘法邏輯電路的過程。
盡管已經(jīng)參照特定的實施例，在上面對本發(fā)明進行了描述，本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)清楚的是，在本發(fā)明的精神和范圍內(nèi)存在多種修改。
權(quán)利要求
1.一種用于將兩個二進制數(shù)相乘的乘法邏輯電路，該電路包括陣列發(fā)生邏輯，用于從兩個二進制數(shù)產(chǎn)生需要相加的二進制數(shù)值陣列；陣列縮減邏輯，用于將陣列深度縮減到兩個二進制數(shù)；以及加法邏輯，用于將二進制數(shù)的二進制數(shù)值相加；其中，所述陣列縮減邏輯包括第一陣列縮減邏輯，包括多個二進制計數(shù)器，每一個均用于接收陣列各個列中的所有二進制數(shù)的二進制數(shù)值，并輸出二進制數(shù)；以及第二陣列縮減邏輯，具有在該邏輯的輸入上產(chǎn)生不對稱延遲的邏輯，用于在輸出，接收從并行計數(shù)器輸出的二進制數(shù)，并向所述加法邏輯輸出所述二進制數(shù)。
2.按照權(quán)利要求1所述的乘法邏輯電路，其特征在于所述第一陣列縮減邏輯包括加法器邏輯，用于將各個列中的二進制數(shù)的二進制數(shù)值相加。
3.按照權(quán)利要求2所述的乘法邏輯電路，其特征在于所述加法器邏輯至少包括一個全加器。
4.按照權(quán)利要求2或3所述的乘法邏輯電路，其特征在于設(shè)置所述加法邏輯，將所述陣列中具有3位或更少位的列的二進制數(shù)的二進制數(shù)值相加。
5.按照前述權(quán)利要求之一所述的乘法邏輯電路，其特征在于所述第二陣列縮減邏輯包括全加器、半加器和四到二壓縮器邏輯中的任何一個或其組合。
6.按照前述權(quán)利要求之一所述的乘法邏輯電路，其特征在于設(shè)置所述陣列發(fā)生邏輯，在一個二進制數(shù)中的每位與另一二進制數(shù)中的每位之間執(zhí)行邏輯組合，產(chǎn)生二進制數(shù)值的陣列，作為邏輯組合的陣列。
7.按照權(quán)利要求6所述的乘法邏輯電路，其特征在于設(shè)置所述陣列發(fā)生邏輯，在一個二進制數(shù)中的每位與另一二進制數(shù)中的每位之間執(zhí)行邏輯與運算，產(chǎn)生二進制數(shù)值的陣列，作為邏輯與組合的陣列。
8.一種乘法-累加邏輯電路，包括按照任一前述權(quán)利要求所述的乘法邏輯電路，其中，設(shè)置所述陣列發(fā)生邏輯，包括對先前乘法的累加。
9.一種集成電路，包括按照任一前述權(quán)利要求所述的邏輯電路。
10.一種數(shù)字電子器件，包括按照任一前述權(quán)利要求所述的邏輯電路。
11.一種設(shè)計按照權(quán)利要求1到7之一所述的乘法邏輯電路的方法，包括實現(xiàn)計算機程序，以產(chǎn)生限定了乘法邏輯電路的特征的信息。
12.按照權(quán)利要求11所述的方法，其特征在于作為代碼產(chǎn)生所述信息。
13.一種攜帶計算機可讀代碼的載體介質(zhì)，所述代碼用于控制計算機實現(xiàn)按照權(quán)利要求11或12所述的方法。
14.一種攜帶使用按照權(quán)利要求11或12所述的方法而產(chǎn)生的代碼的載體介質(zhì)。
15.一種設(shè)計系統(tǒng)，用于設(shè)計按照權(quán)利要求1到7之一所述的乘法邏輯電路，包括計算機系統(tǒng)，用于產(chǎn)生限定了乘法邏輯電路的特征的信息。
16.一種攜帶限定了按照權(quán)利要求1到7之一所述的乘法邏輯電路的特征的模式的載體介質(zhì)。
17.一種制造按照權(quán)利要求1到7之一所述的乘法邏輯電路的方法，包括依照限定了所述乘法邏輯電路的特征的代碼、在半導(dǎo)體材料上設(shè)計和構(gòu)建所述乘法邏輯電路。
全文摘要
一種乘法邏輯電路，包括陣列發(fā)生邏輯和陣列縮減邏輯。陣列縮減邏輯包括針對第一級陣列縮減的陣列縮減邏輯，包括用于縮減最大長度列的最大長度并行計數(shù)器。然后，由第二級縮減邏輯對最大長度并行計數(shù)器的輸出進行進一步縮減，所述第二級縮減邏輯包括具有不對稱延遲的邏輯電路，以便補償最大長度并行計數(shù)器的輸出所經(jīng)歷的不同延遲。
文檔編號G06F17/50GK1503938SQ02808202
公開日2004年6月9日 申請日期2002年3月21日 優(yōu)先權(quán)日2001年3月22日
發(fā)明者蘇尼爾·塔瓦爾, 德米特里·魯梅寧, 蘇尼爾 塔瓦爾, 里 魯梅寧 申請人:自動平行設(shè)計公司