專利名稱：帶有分數(shù)分頻器的波特率發(fā)生器的制作方法
技術領域：
本發(fā)明涉及電子電路領域，并且特別地涉及用于從如微處理器時鐘的較高速振蕩器中生成如用于串行通信的較低速波特率的電路。
因為全周期分頻器與頻率發(fā)生器相比是相對簡單的設備，具有多個時間參照的系統(tǒng)典型地通過劃分高速時鐘來提供多個時間參照。

圖1說明了包括傳統(tǒng)的分頻器100的微處理器系統(tǒng)。分頻器100可編程地從較高速度時鐘信號“Xtal Osc Clock”(晶體振蕩器時鐘)中提供較低速度的時鐘信號“Baud Rate Clock”。高速時鐘信號優(yōu)選地是處理系統(tǒng)中最高速的時鐘，其一般是核心處理器或CPU 150使用的相同的時鐘。示例分頻器100包括可重新加載遞減計數(shù)器110、以及向計數(shù)器110提供重新加載值的寄存器120。在操作中，向寄存器120中加載對應于高速時鐘頻率對想要的低速時鐘頻率的比率的值，下面進一步討論，并且此后不需要進一步干涉由核心處理器150在想要頻率自動生成低速時鐘。
遞減計數(shù)器110由較高速時鐘信號計時，并且每次遞減計數(shù)器110到達零時生成一個輸出信號。該輸出信號也耦合到計數(shù)器110的重新加載輸入上，并且導致計數(shù)器110在較高速時鐘信號的下一個時鐘周期被重新加載寄存器120的內(nèi)容。因此，如果寄存器120包含值N，則在較高速時鐘的每第N+1個周期(一個周期用來加載值N，加上N個周期將計數(shù)減少到零)聲明零信號，因此提供通過將適當?shù)腘值加載到寄存器120中而為特定的除法被編程的“被N+1除”的分頻器。圖1中說明的是12比特寄存器120和12比特計數(shù)器110，因此允許分頻器100提供高速時鐘被從2到8192的倍數(shù)的任何整數(shù)的除法。
注意除非高速時鐘大約是低速時鐘的整數(shù)倍，否則分頻器100將不能提供準確的低速時鐘頻率。還要注意高速時鐘對低速時鐘頻率的比率越高，可用的分辨率就越精確。例如，考慮100MHz的高速時鐘，以及18KHz的想要的低速時鐘頻率。比率5555提供了18,001.8Hz的低速時鐘，并且比率5556提供了17,998.5Hz的低速時鐘。在這個例子中，將選擇5556，并且低速時鐘將在想要的18KHz的1.5赫茲之內(nèi)(誤差小于0.01％)。但是，考慮100KHz的高速時鐘，以及相同的想要的低速時鐘頻率。比率5提供了20,000.0赫茲的低速時鐘，而比率6提供了16,666.7赫茲的低速時鐘。在這個例子中，最佳選擇(比率6)將生成超過1,333赫茲的誤差(誤差超過7％)，并且很可能不可接受。一般，為了可接受的頻率準確性，為支持獨立的高速和低速時鐘頻率需要最小比率50∶1。也就是，典型地由核心處理器150或微處理器系統(tǒng)中的其他組件的設計者來選擇高速時鐘頻率，并且典型地基于已有的通信標準或基于微處理器系統(tǒng)外部的設備的特點來確定低速時鐘頻率。這樣，高速時鐘頻率與低速時鐘頻率一般基本上彼此獨立，并且不能假設高速和低速時鐘之間的整數(shù)因數(shù)關系。為慮及任意低速時鐘頻率的編程，一般考慮高速和低速時鐘頻率之間50∶1的比率是最小要求。
對于可編程分頻器的通用應用，這個50∶1的最小比率在典型的微處理器設計中沒有顯著限制，這是因為主CPU時鐘傳統(tǒng)地基本上比串行通信或其他導出時鐘的應用所需的時鐘快。但是對低功率處理器(較低的處理器時鐘速度)越來越多的需要，以及對更快通信(較高的接口時鐘速度)的越來越多的需要，基本上縮小了CPU時鐘速度和導出時鐘的速度之間的差距。
通過提供配置能夠比傳統(tǒng)分頻器具有更精確分辨率的輸出頻率的可編程分數(shù)分頻器來實現(xiàn)這些目的以及其他目的。本發(fā)明的可編程分數(shù)分頻器考慮整數(shù)除數(shù)以及分數(shù)部分的編程性。來自分頻器的輸出信號的平均頻率依賴于整數(shù)除數(shù)和分數(shù)部分兩者，因此為輸出信號的平均頻率提供了一個更精確的分辨率。整數(shù)和分數(shù)頻率除法的這種組合特別適合于基本上抖動不敏感的系統(tǒng)的信號生成。
圖1說明了具有傳統(tǒng)的可編程分頻器的示例微處理器系統(tǒng)。
圖2說明了具有根據(jù)本發(fā)明的示例可編程分數(shù)分頻器的微處理器系統(tǒng)。
圖3說明了用于調節(jié)根據(jù)本發(fā)明的分數(shù)分頻器的輸出周期的示例邏輯結構。
圖4說明了根據(jù)本發(fā)明的替代的示例可編程分數(shù)分頻器。
圖5說明了用于調節(jié)根據(jù)本發(fā)明的分數(shù)分頻器的輸出周期的替代的示例邏輯結構。
整個附圖中，相同的參考數(shù)字指類似或者對應的特性或功能。
圖2說明根據(jù)本發(fā)明具有示例可編程分數(shù)分頻器200的微處理器系統(tǒng)。可編程分數(shù)分頻器200包括圖1的現(xiàn)有技術分頻器100的計數(shù)器110和寄存器120，但是還包括配置用于根據(jù)到加法器240的進位輸入信號的狀態(tài)來可選擇地改變加載到計數(shù)器110中的值的加法器240。如果聲明進位輸入信號，則提供給遞減計數(shù)器110的值比當前在寄存器120中的值多1。也就是，如果寄存器120中的值是N，則當?shù)郊臃ㄆ?40的進位輸入信號是零時，來自計數(shù)器110的波特率時鐘輸出信號將在Xtal Osc Clock輸出信號的N+1個周期之后出現(xiàn)(如上面關于圖1中所述)，并且當?shù)郊臃ㄆ?40的進位輸入信號是1時，將在Xtal Osc Clock輸出信號的N+2個周期之后出現(xiàn)。以這種方式，來自計數(shù)器110的輸出信號是輸入信號或者“被N+1除”或者“被N+2除”。
考慮，例如，每隔輸出波特率時鐘被聲明的時間到加法器240的進位輸入信號的聲明。當進位輸入是零時，時鐘輸入被N+1除；當進位輸入是1時，時鐘被N+2除。這對應于時鐘輸入信號被因數(shù)N+1+0.5平均除。如果進位輸入信號每四個輸出時鐘周期被聲明，則平均被N+1+0.25除；如果進位輸入信號每八個周期被聲明，則平均被N+1+0.125除；等等。注意進位輸入信號的聲明相對于當進位輸入信號不被聲明時的持續(xù)時間，延伸了脈沖持續(xù)時間。相對于平均脈沖頻率，進位輸入信號的聲明引入了一個較慢的中間脈沖頻率，并且進位輸入信號的未聲明引入了較快的中間脈沖頻率。也就是，進位輸入信號引入關于平均脈沖頻率的正的或負的抖動。
寄存器120、220以及計數(shù)器110、210的大小(對于整數(shù)除法12比特并且對于分數(shù)除法4比特)顯示為典型的大小，雖然對于本領域的普通技術人員來說很顯然，不管寄存器和計數(shù)器的特定大小本發(fā)明的原理都是適用的。
可以利用多種技術中的任何一種來確定何時聲明進位輸入信號以便提供與輸入時鐘頻率的整數(shù)除法不同的平均輸出頻率。圖2中說明的是計數(shù)器210、分數(shù)寄存器220以及確定到加法器240的進位輸入是否被聲明的“+1”邏輯塊230。在這個示例實施方案中，寄存器220是包含0到15之間的值F的四比特寄存器，并且+1邏輯塊230被配置為每F/16個輸出波特率時鐘周期聲明進位輸入信號。按這種方式，在分頻器200的平均輸出頻率中可達到的分辨率是與圖1的現(xiàn)有技術分頻器100可達到的分辨率一樣精確的1/16。因此，如果對于可編程分頻器100的通用應用高到低時鐘頻率的最小比率是50∶1，則根據(jù)本發(fā)明的可編程分頻器200僅需要3∶1(50/16∶1)的比率來獲得平均輸出頻率的相同的分辨率。
在圖1的例子中，其中高頻時鐘是100KHz，并且低頻時鐘是18KHz，寄存器120被加載值4，并且分數(shù)寄存器220被加載值9，因此為平均輸出頻率17,977.5赫茲(100KHz/5.5625)提供了一個4+1+9/16的高效除法，與1333赫茲的誤差(7.4％)相比，其在想要的低頻時鐘輸出頻率的23赫茲里(0.13％)。在操作中，計數(shù)器110對于16個輸出周期中的9個在輸入時鐘的每6個周期，并且對于16個輸出周期中的剩余7個在輸入時鐘的每5個周期提供輸出。優(yōu)選的，+1邏輯230被配置因此在每16個輸出周期里，6周期和5周期期間的出現(xiàn)盡可能的統(tǒng)一，以便禁止由在另一個頻率(100KHz/6)的長周期跟隨的一個頻率(100KHz/5)的長周期。
圖3說明根據(jù)本發(fā)明用于調整分數(shù)分頻器200的輸出周期，以便盡可能多地統(tǒng)一分配不同的頻率周期的示例邏輯結構。F3-F0表示從最高有效位到最低有效位的分數(shù)寄存器22 0的內(nèi)容，并且C3-C0表示從最高有效位到最低有效位的計數(shù)器210的內(nèi)容。“b”后綴(“條”)指示指示信號的補充。
考慮分數(shù)值“1000”(F3＝1，F(xiàn)2-F0＝0)，為平均劃分比率N+1.5，其指示16個輸出周期的8個“被N+1除”并且剩余的8個“被N+2除”。門310是F3(邏輯-1)和計數(shù)器210的最低有效位(每隔一個周期邏輯-1)的AND。每另一個AND門320、330、340有一個邏輯-0輸出，因為F2-F0在邏輯-0。因此門350的“+1輸出”在計數(shù)器210的每隔一個周期的邏輯-1被聲明，因此提供了交替地被N+1和被N+2周期除，而不是一系列被N+1除的周期跟著一系列被N+2除的周期。同樣的，如果比特F2被設置為邏輯-1，則計數(shù)器210的每次最低有效位C1-C0是“10”時，通過門320聲明門350的“+1輸出”，因此計數(shù)器210的16個計數(shù)中的每4個提供一個邏輯-1輸出。如果比特F2和F3都被設置，并且F1和F0被清除(“1100”)，則對于16個中的全部12個周期(8+4)，被N+1除在每奇數(shù)周期以及每第四個周期出現(xiàn)。同樣的，門330和340能夠分別在每第8個以及每第16個周期進行“+1輸出”聲明。對于考慮到本公開內(nèi)容的本領域的普通技術人員來說，用于選擇地導致輸出脈沖之間的較長持續(xù)時間周期的其他邏輯結構將很顯然。
圖4說明了根據(jù)本發(fā)明的一個替代示例可編程分數(shù)分頻器400。這個替代例子包括替代圖2中的加法器240的功能的邏輯門410、420和430。無論何時需要輸出脈沖之間的較長持續(xù)時間周期來獲得想要的平均輸出頻率，相同的“+1邏輯”塊230聲明輸出信號。但是在這個替代實施方案中，當聲明“+1輸出”時，邏輯-1通過AND門410提供給延遲觸發(fā)器420的輸入端。對應于這個聲明的“+1輸出”的延遲觸發(fā)器420的輸出在一個周期之后提供給OR門430。這導致計數(shù)器110接連被“重新加載”兩次，當聲明輸出波特率時鐘時一次，并且當聲明來自觸發(fā)器420的延遲輸出時立即再一次。因為每次重新加載消費一個時鐘周期，因此提供輸出脈沖之間可選擇的較長持續(xù)時間周期。
圖5說明了根據(jù)本發(fā)明用于調整分數(shù)分頻器輸出周期的替代示例邏輯結構500。帶有循環(huán)反饋的累加器530代替了圖2和4中的計數(shù)器210和“+1邏輯”230。在這個實施方案中，分數(shù)寄存器220的值在輸出波特率時鐘的每個周期重復地被累加。每次累加器530溢出，并且生成一個進位輸出，就提供對應于上面詳細描述的“+1輸出”信號的功能的輸出脈沖之間較長持續(xù)時間周期。累加器530與分數(shù)寄存器220有相同的寬度，因此每次累加超過寄存器220的最大值就出現(xiàn)溢出。如果，例如，分數(shù)寄存器220包含值“1000”，則每半個周期發(fā)生溢出。如果，另一方面，分數(shù)寄存器220包含值“ 0001”，則僅在每第16個周期發(fā)生溢出；如果分數(shù)寄存器220包含值“1010”，則在16個周期的每10個發(fā)生溢出。利用“(C)合計”的約定來指示通過來自寄存器220的輸入1010的累加器530的輸出，對于相當統(tǒng)一分布的全部10個進位(1)聲明，以及6個進位(0)聲明，輸出序列是{(0)1010、(1)0100、(0)1110、(1)1000、(1)0010、(0)1100、(1)0110、(1)0000、(0)1010、(1)0100、(0)1110、(1)1000、(1)0010、(0)1100、(1)0110、(1)0000}。
前述的僅說明本發(fā)明的原理。因此應該理解本領域的技術人員能夠設計出雖然沒有在這里明確地描述或顯示，但是體現(xiàn)本發(fā)明的原理并且因此在所附權利要求的精神和范圍里的各種方案。
權利要求
1.可編程分頻器(200，400)包括-被配置來在第一頻率接收輸入時鐘信號以及在選定數(shù)量的輸入時鐘信號周期之后生成輸出脈沖的第一計數(shù)器(110)，-被配置來包含整數(shù)除數(shù)的第一寄存器(120)，-被配置來包含分數(shù)部分的第二寄存器(220)，以及-被配置來基于整數(shù)除數(shù)以及分數(shù)部分，向第一計數(shù)器(110)提供選定數(shù)量的控制設備(210-240，410-430)。
2.如權利要求1的可編程分頻器(200，400)，其中-控制設備(210-240、410-430)包括-被配置用于可選擇地增加整數(shù)除數(shù)來基于進位輸入信號提供選定數(shù)量的加法器(240)，以及-被配置用于基于分數(shù)部分和在前面的輸出脈沖序列來提供進位輸入信號的邏輯設備(210-230)。
3.如權利要求2的可編程分頻器(200，400)，其中-邏輯設備(210-230)包括-被配置用于維護輸出脈沖的計數(shù)的第二計數(shù)器(210)，以及-被配置用于基于分數(shù)部分來在輸出脈沖的選定計數(shù)提供進位輸入信號的邏輯門(230)。
4.如權利要求2的可編程分頻器(200，400)，其中-邏輯設備(210-230)包括-累加器(530)，它-用每個以前的輸出脈沖累加分數(shù)部分的和以及-每當所述和超過累加器(530)的邏輯大小時生成進位輸入信號。
5.如權利要求1的可編程分頻器(200，400)，其中-控制設備(210-240，410-430)包括-被配置用于基于分數(shù)部分導致第一分頻器選擇重復輸入時鐘循環(huán)的循環(huán)，因此選擇增加相對于第一分頻器的選定數(shù)量的延遲設備(420)。
6.如權利要求5的可編程分頻器(200，400)，其中-邏輯設備(210-230)包括-被配置用于維護輸出脈沖的計數(shù)的第二計數(shù)器(210)，以及-被配置用于基于分數(shù)部分在輸出脈沖的選定計數(shù)向延遲設備(420)聲明選擇輸入值的邏輯門(230)。
7. 如權利要求5的可編程分頻器(200，400)，其中-邏輯設備(210-230)包括-累加器(530)，它-用每個以前的輸出脈沖累加分數(shù)部分的和以及-每當所述和超過累加器(530)的邏輯大小時向延遲設備(420)聲明選擇的輸入值。
8.微處理器系統(tǒng)(200)包括-被配置用于在第一頻率接收輸入時鐘信號的處理器(150)，以及-被配置用于在第二頻率提供輸出時鐘信號的可編程分頻器(200，400)，其中-可編程分頻器(200，400)包括-被配置用于在第一頻率接收輸入時鐘信號并且在選定數(shù)量的輸入時鐘信號周期之后導致輸出時鐘信號轉換的第一計數(shù)器(110)，-被配置用于包含整數(shù)除數(shù)的第一寄存器(120)，-被配置用于包含分數(shù)部分的第二寄存器(220)，以及-被配置用于基于整數(shù)除數(shù)以及分數(shù)部分來向第一計數(shù)器(110)提供選定數(shù)量的控制設備(210-240，410-430)。
9.如權利要求8的微處理器系統(tǒng)(200)，其中-控制設備(210-240，410-430)包括-被配置來基于進位輸入信號選擇增加整數(shù)除數(shù)來提供選定數(shù)量的加法器(240)，以及-被配置用于基于分數(shù)部分和以前的輸出轉換序列來提供進位輸入信號的邏輯設備(210-230)。
10.如權利要求9的微處理器系統(tǒng)(200)，其中-邏輯設備(210-230)包括-被配置來維護以前的輸出轉換的計數(shù)的第二計數(shù)器(210)，以及-被配置用于基于分數(shù)部分在以前的輸出轉換的選定計數(shù)處提供進位輸入信號的邏輯門(230)。
11.如權利要求9的微處理器系統(tǒng)(200)，其中-邏輯設備(210-230)包括-累加器(530)，它包括-累加對應于以前的輸出轉換的分數(shù)部分的和以及-每當所述和超過累加器(530)的邏輯大小時生成進位輸入信號。
12.如權利要求8的微處理器系統(tǒng)(200)，其中-控制設備(210-240，410-430)包括-被配置基于分數(shù)部分導致第一分頻器選擇重復輸入時鐘信號周期的周期，因此選擇增加相對于第一分頻器的選定數(shù)量的延遲設備(420)。
13.如權利要求12的微處理器系統(tǒng)(200)，其中-邏輯設備(210-230)包括-被配置用于維護對應于以前的輸出轉換的計數(shù)的第二計數(shù)器(210)，以及-被配置用于基于分數(shù)部分在輸出轉換的選定計數(shù)處向延遲設備(420)聲明選定的輸入值的邏輯門(230)。
14.如權利要求12的微處理器系統(tǒng)(200)，其中-邏輯設備(210-230)包括-累加器(530)，它-累加對應于以前的輸出轉換的分數(shù)部分的和以及-每當所述和超過累加器(530)的邏輯大小則向延遲設備(420)聲明選定的輸入值。
全文摘要
一種可編程分數(shù)分頻器能夠提供比傳統(tǒng)的整數(shù)分頻器更精確的輸出頻率。本發(fā)明的可編程分數(shù)分頻器考慮整數(shù)除數(shù)以及分數(shù)部分的可編程性。來自分數(shù)分頻器的輸出信號的平均頻率依賴于整數(shù)除數(shù)和分數(shù)部分兩者，因此提供了輸出信號的平均頻率的更精確的分辨率。這個整數(shù)和分數(shù)頻率除法的組合特別適合于基本上抖動不敏感的系統(tǒng)的信號的生成。
文檔編號G06F1/08GK1460328SQ02800951
公開日2003年12月3日 申請日期2002年3月25日 優(yōu)先權日2001年3月30日
發(fā)明者J·亞伯羅 申請人:皇家菲利浦電子有限公司